JP2002026132A - 半導体集積回路の配置配線方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents

半導体集積回路の配置配線方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体

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JP2002026132A
JP2002026132A JP2000207092A JP2000207092A JP2002026132A JP 2002026132 A JP2002026132 A JP 2002026132A JP 2000207092 A JP2000207092 A JP 2000207092A JP 2000207092 A JP2000207092 A JP 2000207092A JP 2002026132 A JP2002026132 A JP 2002026132A
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signal
signal line
timing
semiconductor integrated
signal lines
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JP2000207092A
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Takeo Hasegawa
岳穂 長谷川
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【課題】 オーバーシュート，アンダーシュートの発生
を抑制し、ノイズを低減する半導体集積回路の配置配線
方法を得ること。 【解決手段】 信号線４，５間のタイミングのずれを所
定の規格内において最大にする配線を行う。たとえば、
信号線４，５の長さを延長して信号線４，５間のタイミ
ングのずれを所定の規格内において最大にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ノイズを低減す
る半導体集積回路の配置配線方法およびその方法をコン
ピュータに実行させるプログラムを記録したコンピュー
タ読み取り可能な記録媒体に関するものである。
【０００２】
【従来の技術】図２１は、従来の半導体集積回路の一例
を示すレイアウト図である。この半導体集積回路は、素
子８１，８２，８３と、素子８１と素子８３とを接続す
る信号線８４と、素子８２と素子８３とを接続する信号
線８５とを備えている。信号線８４を流れる信号と信号
線８５を流れる信号との立ち上がりや立ち下がりのタイ
ミングのずれに対しては、動作保証等のための所定の規
格が定められている。従来の半導体集積回路の配置配線
においては、この規格を達成しやすくするために、信号
線８４，８５を可能な限り短くする。
【０００３】図２２は、従来の信号線８４，８５におけ
る信号の一例を示すタイミング図である。たとえば、信
号線８４を流れる信号Ａ５１がローレベルからハイレベ
ルに立ち上がるタイミングと、信号線８５を流れる信号
Ｂ５１がローレベルからハイレベルに立ち上がるタイミ
ングとのずれに対して、ａ５１秒という規格が定められ
ているとする。従来の半導体集積回路においては、信号
線８４，８５を可能な限り短くなるように配置配線する
ので、信号Ａ５１，Ｂ５１の立ち上がりが急峻になる。
これにより、信号Ａ５１，Ｂ５１の立ち上がりのずれは
小さくなり、規格ａ５１秒に対して十分余裕のあるｂ５
１秒となる。
【０００４】図２３は、従来の信号線８４，８５におけ
る信号の他の例を示すタイミング図である。たとえば、
信号線８４を流れる信号Ａ５２がハイレベルからローレ
ベルに立ち下がるタイミングと、信号線８５を流れる信
号Ｂ５２がハイレベルからローレベルに立ち下がるタイ
ミングとのずれに対して、ａ５２秒という規格が定めら
れているとする。従来の半導体集積回路においては、信
号線８４，８５を可能な限り短くなるように配置配線す
るので、信号Ａ５２，Ｂ５２の立ち下がりが急峻にな
る。これにより、信号Ａ５２，Ｂ５２の立ち下がりのず
れは小さくなり、規格ａ５２秒に対して十分余裕のある
ｂ５２秒となる。
【０００５】図２４は、従来の信号線８４，８５におけ
る信号のさらに他の例を示すタイミング図である。たと
えば、信号線８４を流れる信号Ａ５３がローレベルから
ハイレベルに立ち上がるタイミングと、信号線８５を流
れる信号Ｂ５３がハイレベルからローレベルに立ち下が
るタイミングとのずれに対して、ａ５３秒という規格が
定められているとする。従来の半導体集積回路において
は、信号線８４，８５を可能な限り短くなるように配置
配線するので、信号Ａ５３の立ち上がり，Ｂ５３の立ち
下がりが急峻になる。これにより、信号Ａ５３の立ち上
がり，Ｂ５３の立ち下がりのずれは小さくなり、規格ａ
５３秒に対して十分余裕のあるｂ５３秒となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の技術によれば、信号線を可能な限り短くなるように
配置配線し、信号の立ち上がりや立ち下がりが急峻にな
るため、オーバーシュート，アンダーシュートが発生
し、ノイズが増大する、という問題点があった。
【０００７】この発明は、上記に鑑みてなされたもので
あって、オーバーシュート，アンダーシュートの発生を
抑制し、ノイズを低減する半導体集積回路の配置配線方
法およびその方法をコンピュータに実行させるプログラ
ムを記録したコンピュータ読み取り可能な記録媒体を得
ることを目的とする。
【０００８】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、この発明にかかる半導体集積回
路の配置配線方法にあっては、信号線間のタイミングの
ずれを所定の規格内において最大にする配線を行うこと
を特徴とする。
【０００９】この発明によれば、信号線間のタイミング
のずれを所定の規格内において最大にする配線を行い、
信号の立ち上がりや立ち下がりをなまらせる。
【００１０】つぎの発明にかかる半導体集積回路の配置
配線方法にあっては、信号線の長さを延長して信号線間
のタイミングのずれを所定の規格内において最大にする
ことを特徴とする。
【００１１】この発明によれば、信号線の長さを延長し
て信号線間のタイミングのずれを所定の規格内において
最大にし、信号の立ち上がりや立ち下がりをなまらせ
る。
【００１２】つぎの発明にかかる半導体集積回路の配置
配線方法にあっては、信号線の幅を拡張して信号線間の
タイミングのずれを所定の規格内において最大にするこ
とを特徴とする。
【００１３】この発明によれば、信号線の幅を拡張して
信号線間のタイミングのずれを所定の規格内において最
大にし、信号の立ち上がりや立ち下がりをなまらせる。
【００１４】つぎの発明にかかる半導体集積回路の配置
配線方法にあっては、信号線上に１または複数のスルー
ホールを設けて信号線間のタイミングのずれを所定の規
格内において最大にすることを特徴とする。
【００１５】この発明によれば、信号線上に１または複
数のスルーホールを設けて信号線間のタイミングのずれ
を所定の規格内において最大にし、信号の立ち上がりや
立ち下がりをなまらせる。
【００１６】つぎの発明にかかる半導体集積回路の配置
配線方法にあっては、信号線を枝分かれさせて信号線間
のタイミングのずれを所定の規格内において最大にする
ことを特徴とする。
【００１７】この発明によれば、信号線を枝分かれさせ
て信号線間のタイミングのずれを所定の規格内において
最大にし、信号の立ち上がりや立ち下がりをなまらせ
る。
【００１８】つぎの発明にかかる半導体集積回路の配置
配線方法にあっては、信号線に１または複数の並列の経
路を設けて信号線間のタイミングのずれを所定の規格内
において最大にすることを特徴とする。
【００１９】この発明によれば、信号線に１または複数
の並列の経路を設けて信号線間のタイミングのずれを所
定の規格内において最大にし、信号の立ち上がりや立ち
下がりをなまらせる。
【００２０】つぎの発明にかかるコンピュータ読み取り
可能な記録媒体にあっては、前述した発明にかかる方法
をコンピュータに実行させるプログラムを記録したこと
で、そのプログラムがコンピュータ読み取り可能とな
り、これによって、前述した発明にかかる方法の動作を
コンピュータによって実現することが可能となる。
【００２１】ここで、「コンピュータ読み取り可能な記
録媒体」とは、フロッピー（登録商標）ディスク等の磁
気ディスク、ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ，フラ
ッシュＲＯＭ等の半導体メモリ（カートリッジ，ＰＣカ
ード等に内蔵されているものを含む）、ＣＤ−ＲＯＭ，
ＤＶＤ等の光ディスク、ＭＯ等の光磁気ディスク、等の
「可搬の物理媒体」や、各種コンピュータシステムに内
蔵されるＲＯＭ，ＲＡＭ，ハードディスク等の「固定用
の物理媒体」を含むものである。
【００２２】さらに、「コンピュータ読み取り可能な記
録媒体」には、ＬＡＮ，ＷＡＮ，インターネット等のネ
ットワークを介してプログラムを送信する場合の通信回
線のように、プログラムを短期間保持する通信媒体を含
めてもよい。また、「プログラム」とは、データ処理方
法を記述したものであって、記述する言語や記述方法は
特に限定されず、ソースコード，バイナリコード，実行
形式等の形式を問わない。なお、「プログラム」は必ず
しも単一に構成されるものに限られず、複数のモジュー
ルやライブラリとして分散構成されるものや、ＯＳ等の
別個のプログラムと協働してその機能を達成するものを
含む。
【００２３】
【発明の実施の形態】以下、この発明の実施の形態を、
図面を参照して詳細に説明する。なお、この実施の形態
により、この発明が限定されるものではない。
【００２４】実施の形態１．図１は、この発明の実施の
形態１にかかる半導体集積回路の一例を示すレイアウト
図である。この半導体集積回路は、素子１，２，３と、
素子１と素子３とを接続する信号線４と、素子２と素子
３とを接続する信号線５とを備えている。信号線４を流
れる信号と信号線５を流れる信号との立ち上がりや立ち
下がりのタイミングのずれに対しては、動作保証等のた
めの所定の規格が定められている。この半導体集積回路
の配置配線においては、これらの信号線の長さを延長し
て（冗長にして）信号線間のタイミングのずれを所定の
規格内において最大（または最大に近い値）にする。
【００２５】以上の構成において、実施の形態１の動作
について図２〜図４のタイミング図を参照して説明す
る。図２は、実施の形態１にかかる信号線４，５におけ
る信号の一例を示すタイミング図である。たとえば、信
号線４を流れる信号Ａ１がローレベルからハイレベルに
立ち上がるタイミングと、信号線５を流れる信号Ｂ１が
ローレベルからハイレベルに立ち上がるタイミングとの
ずれに対して、ａ１秒という規格が定められているとす
る。この半導体集積回路においては、信号線の長さを延
長して配置配線するので、信号Ａ１，Ｂ１の立ち上がり
がなまり、信号線間のタイミングのずれが、規格ａ１秒
よりも僅かに小さいｂ１秒となる。信号Ａ１，Ｂ１の立
ち上がりがなまるので、オーバーシュート，アンダーシ
ュートの発生は抑制される。
【００２６】図３は、実施の形態１にかかる信号線４，
５における信号の他の例を示すタイミング図である。た
とえば、信号線４を流れる信号Ａ２がハイレベルからロ
ーレベルに立ち下がるタイミングと、信号線５を流れる
信号Ｂ２がハイレベルからローレベルに立ち下がるタイ
ミングとのずれに対して、ａ２秒という規格が定められ
ているとする。この半導体集積回路においては、信号線
の長さを延長して配置配線するので、信号Ａ２，Ｂ２の
立ち下がりがなまり、信号線間のタイミングのずれが、
規格ａ２秒よりも僅かに小さいｂ２秒となる。信号Ａ
２，Ｂ２の立ち下がりがなまるので、オーバーシュー
ト，アンダーシュートの発生は抑制される。
【００２７】図４は、実施の形態１にかかる信号線４，
５における信号のさらに他の例を示すタイミング図であ
る。たとえば、信号線４を流れる信号Ａ３がローレベル
からハイレベルに立ち上がるタイミングと、信号線５を
流れる信号Ｂ３がハイレベルからローレベルに立ち下が
るタイミングとのずれに対して、ａ３秒という規格が定
められているとする。この半導体集積回路においては、
信号線の長さを延長して配置配線するので、信号Ａ３の
立ち上がり，信号Ｂ３の立ち下がりがなまり、信号線間
のタイミングのずれが、規格ａ３秒よりも僅かに小さい
ｂ３秒となる。信号Ａ３の立ち上がり，信号Ｂ３の立ち
下がりがなまるので、オーバーシュート，アンダーシュ
ートの発生は抑制される。
【００２８】前述したように、実施の形態１によれば、
信号線の長さを延長して信号線間のタイミングのずれを
所定の規格内において最大にし、信号の立ち上がりや立
ち下がりをなまらせるため、オーバーシュート，アンダ
ーシュートの発生を抑制し、ノイズを低減することがで
きる。
【００２９】実施の形態２．図５は、この発明の実施の
形態２にかかる半導体集積回路の一例を示すレイアウト
図である。この半導体集積回路は、素子１，２，３と、
素子１と素子３とを接続する信号線１１と、素子２と素
子３とを接続する信号線１２とを備えている。信号線１
１を流れる信号と信号線１２を流れる信号との立ち上が
りや立ち下がりのタイミングのずれに対しては、動作保
証等のための所定の規格が定められている。この半導体
集積回路の配置配線においては、これらの信号線の幅を
拡張して信号線間のタイミングのずれを所定の規格内に
おいて最大（または最大に近い値）にする。
【００３０】以上の構成において、実施の形態２の動作
について図６〜図８のタイミング図を参照して説明す
る。図６は、実施の形態２にかかる信号線１１，１２に
おける信号の一例を示すタイミング図である。たとえ
ば、信号線１１を流れる信号Ａ１１がローレベルからハ
イレベルに立ち上がるタイミングと、信号線１２を流れ
る信号Ｂ１１がローレベルからハイレベルに立ち上がる
タイミングとのずれに対して、ａ１１秒という規格が定
められているとする。この半導体集積回路においては、
信号線の幅を拡張して配置配線するので、信号Ａ１１，
Ｂ１１の立ち上がりがなまり、信号線間のタイミングの
ずれが、規格ａ１１秒よりも僅かに小さいｂ１１秒とな
る。信号Ａ１１，Ｂ１１の立ち上がりがなまるので、オ
ーバーシュート，アンダーシュートの発生は抑制され
る。
【００３１】図７は、実施の形態２にかかる信号線１
１，１２における信号の他の例を示すタイミング図であ
る。たとえば、信号線１１を流れる信号Ａ１２がハイレ
ベルからローレベルに立ち下がるタイミングと、信号線
１２を流れる信号Ｂ１２がハイレベルからローレベルに
立ち下がるタイミングとのずれに対して、ａ１２秒とい
う規格が定められているとする。この半導体集積回路に
おいては、信号線の幅を拡張して配置配線するので、信
号Ａ１２，Ｂ１２の立ち下がりがなまり、信号線間のタ
イミングのずれが、規格ａ１２秒よりも僅かに小さいｂ
１２秒となる。信号Ａ１２，Ｂ１２の立ち下がりがなま
るので、オーバーシュート，アンダーシュートの発生は
抑制される。
【００３２】図８は、実施の形態２にかかる信号線１
１，１２における信号のさらに他の例を示すタイミング
図である。たとえば、信号線１１を流れる信号Ａ１３が
ローレベルからハイレベルに立ち上がるタイミングと、
信号線１２を流れる信号Ｂ１３がハイレベルからローレ
ベルに立ち下がるタイミングとのずれに対して、ａ１３
秒という規格が定められているとする。この半導体集積
回路においては、信号線の幅を拡張して配置配線するの
で、信号Ａ１３の立ち上がり，信号Ｂ１３の立ち下がり
がなまり、信号線間のタイミングのずれが、規格ａ１３
秒よりも僅かに小さいｂ１３秒となる。信号Ａ１３の立
ち上がり，信号Ｂ１３の立ち下がりがなまるので、オー
バーシュート，アンダーシュートの発生は抑制される。
【００３３】前述したように、実施の形態２によれば、
信号線の幅を拡張して信号線間のタイミングのずれを所
定の規格内において最大にし、信号の立ち上がりや立ち
下がりをなまらせるため、オーバーシュート，アンダー
シュートの発生を抑制し、ノイズを低減することができ
る。
【００３４】実施の形態３．図９は、この発明の実施の
形態３にかかる半導体集積回路の一例を示すレイアウト
図である。この半導体集積回路は、素子１，２，３と、
素子１と素子３とを接続する信号線２１と、素子２と素
子３とを接続する信号線２２とを備えている。信号線２
１を流れる信号と信号線２２を流れる信号との立ち上が
りや立ち下がりのタイミングのずれに対しては、動作保
証等のための所定の規格が定められている。この半導体
集積回路の配置配線においては、これらの信号線の少な
くとも一方に少なくとも一つのスルーホール２３を設け
て信号線間のタイミングのずれを所定の規格内において
最大（または最大に近い値）にする。
【００３５】以上の構成において、実施の形態３の動作
について図１０〜図１２のタイミング図を参照して説明
する。図１０は、実施の形態３にかかる信号線２１，２
２における信号の一例を示すタイミング図である。たと
えば、信号線２１を流れる信号Ａ２１がローレベルから
ハイレベルに立ち上がるタイミングと、信号線２２を流
れる信号Ｂ２１がローレベルからハイレベルに立ち上が
るタイミングとのずれに対して、ａ２１秒という規格が
定められているとする。この半導体集積回路において
は、信号線を延長し、かつ信号線上にスルーホール２３
を設けるので、信号Ａ２１，Ｂ２１の立ち上がりがなま
り、信号線間のタイミングのずれが、規格ａ２１秒より
も僅かに小さいｂ２１秒となる。信号Ａ２１，Ｂ２１の
立ち上がりがなまるので、オーバーシュート，アンダー
シュートの発生は抑制される。
【００３６】図１１は、実施の形態３にかかる信号線２
１，２２における信号の他の例を示すタイミング図であ
る。たとえば、信号線２１を流れる信号Ａ２２がハイレ
ベルからローレベルに立ち下がるタイミングと、信号線
２２を流れる信号Ｂ２２がハイレベルからローレベルに
立ち下がるタイミングとのずれに対して、ａ２２秒とい
う規格が定められているとする。この半導体集積回路に
おいては、信号線を延長し、かつ信号線上にスルーホー
ル２３を設けるので、信号Ａ２２，Ｂ２２の立ち下がり
がなまり、信号線間のタイミングのずれが、規格ａ２２
秒よりも僅かに小さいｂ２２秒となる。信号Ａ２２，Ｂ
２２の立ち下がりがなまるので、オーバーシュート，ア
ンダーシュートの発生は抑制される。
【００３７】図１２は、実施の形態３にかかる信号線２
１，２２における信号のさらに他の例を示すタイミング
図である。たとえば、信号線２１を流れる信号Ａ２３が
ローレベルからハイレベルに立ち上がるタイミングと、
信号線２２を流れる信号Ｂ２３がハイレベルからローレ
ベルに立ち下がるタイミングとのずれに対して、ａ２３
秒という規格が定められているとする。この半導体集積
回路においては、信号線を延長し、かつ信号線上にスル
ーホール２３を設けるので、信号Ａ２３の立ち上がり，
信号Ｂ２３の立ち下がりがなまり、信号線間のタイミン
グのずれが、規格ａ２３秒よりも僅かに小さいｂ２３秒
となる。信号Ａ２３の立ち上がり，信号Ｂ２３の立ち下
がりがなまるので、オーバーシュート，アンダーシュー
トの発生は抑制される。
【００３８】前述したように、実施の形態３によれば、
信号線上にスルーホール２３を設けて信号線間のタイミ
ングのずれを所定の規格内において最大にし、信号の立
ち上がりや立ち下がりをなまらせるため、オーバーシュ
ート，アンダーシュートの発生を抑制し、ノイズを低減
することができる。
【００３９】実施の形態４．図１３は、この発明の実施
の形態４にかかる半導体集積回路の一例を示すレイアウ
ト図である。この半導体集積回路は、素子１，２，３
と、素子１と素子３とを接続する信号線３１と、素子２
と素子３とを接続する信号線３２とを備えている。信号
線３１を流れる信号と信号線３２を流れる信号との立ち
上がりや立ち下がりのタイミングのずれに対しては、動
作保証等のための所定の規格が定められている。この半
導体集積回路の配置配線においては、これらの信号線に
余分な枝分かれの配線を付加して信号線間のタイミング
のずれを所定の規格内において最大（または最大に近い
値）にする。
【００４０】以上の構成において、実施の形態４の動作
について図１４〜図１６のタイミング図を参照して説明
する。図１４は、実施の形態４にかかる信号線３１，３
２における信号の一例を示すタイミング図である。たと
えば、信号線３１を流れる信号Ａ３１がローレベルから
ハイレベルに立ち上がるタイミングと、信号線３２を流
れる信号Ｂ３１がローレベルからハイレベルに立ち上が
るタイミングとのずれに対して、ａ３１秒という規格が
定められているとする。この半導体集積回路において
は、信号線に余分な枝分かれの配線を付加するので、信
号Ａ３１，Ｂ３１の立ち上がりがなまり、信号線間のタ
イミングのずれが、規格ａ３１秒よりも僅かに小さいｂ
３１秒となる。信号Ａ３１，Ｂ３１の立ち上がりがなま
るので、オーバーシュート，アンダーシュートの発生は
抑制される。
【００４１】図１５は、実施の形態４にかかる信号線３
１，３２における信号の他の例を示すタイミング図であ
る。たとえば、信号線３１を流れる信号Ａ３２がハイレ
ベルからローレベルに立ち下がるタイミングと、信号線
３２を流れる信号Ｂ３２がハイレベルからローレベルに
立ち下がるタイミングとのずれに対して、ａ３２秒とい
う規格が定められているとする。この半導体集積回路に
おいては、信号線に余分な枝分かれの配線を付加するの
で、信号Ａ３２，Ｂ３２の立ち下がりがなまり、信号線
間のタイミングのずれが、規格ａ３２秒よりも僅かに小
さいｂ３２秒となる。信号Ａ３２，Ｂ３２の立ち下がり
がなまるので、オーバーシュート，アンダーシュートの
発生は抑制される。
【００４２】図１６は、実施の形態４にかかる信号線３
１，３２における信号のさらに他の例を示すタイミング
図である。たとえば、信号線３１を流れる信号Ａ３３が
ローレベルからハイレベルに立ち上がるタイミングと、
信号線３２を流れる信号Ｂ３３がハイレベルからローレ
ベルに立ち下がるタイミングとのずれに対して、ａ３３
秒という規格が定められているとする。この半導体集積
回路においては、信号線に余分な枝分かれの配線を付加
するので、信号Ａ３３の立ち上がり，信号Ｂ３３の立ち
下がりがなまり、信号線間のタイミングのずれが、規格
ａ３３秒よりも僅かに小さいｂ３３秒となる。信号Ａ３
３の立ち上がり，信号Ｂ３３の立ち下がりがなまるの
で、オーバーシュート，アンダーシュートの発生は抑制
される。
【００４３】前述したように、実施の形態４によれば、
信号線に１または複数の枝分かれを設けて信号線間のタ
イミングのずれを所定の規格内において最大にし、信号
の立ち上がりや立ち下がりをなまらせるため、オーバー
シュート，アンダーシュートの発生を抑制し、ノイズを
低減することができる。
【００４４】実施の形態５．図１７は、この発明の実施
の形態５にかかる半導体集積回路の一例を示すレイアウ
ト図である。この半導体集積回路は、素子１，２，３
と、素子１と素子３とを接続する信号線４１と、素子２
と素子３とを接続する信号線４２とを備えている。信号
線４１を流れる信号と信号線４２を流れる信号との立ち
上がりや立ち下がりのタイミングのずれに対しては、動
作保証等のための所定の規格が定められている。この半
導体集積回路の配置配線においては、これらの信号線に
余分な枝分かれの配線を付加し、これらの枝分かれの終
点を結合させる。すなわち、信号線に１または複数の並
列の経路を設ける。これにより、信号線間のタイミング
のずれを所定の規格内において最大（または最大に近い
値）にする。
【００４５】以上の構成において、実施の形態５の動作
について図１８〜図２０のタイミング図を参照して説明
する。図１８は、実施の形態５にかかる信号線４１，４
２における信号の一例を示すタイミング図である。たと
えば、信号線４１を流れる信号Ａ４１がローレベルから
ハイレベルに立ち上がるタイミングと、信号線４２を流
れる信号Ｂ４１がローレベルからハイレベルに立ち上が
るタイミングとのずれに対して、ａ４１秒という規格が
定められているとする。この半導体集積回路において
は、信号線に１または複数の並列の経路を設けるので、
信号Ａ４１，Ｂ４１の立ち上がりがなまり、信号線間の
タイミングのずれが、規格ａ４１秒よりも僅かに小さい
ｂ４１秒となる。信号Ａ４１，Ｂ４１の立ち上がりがな
まるので、オーバーシュート，アンダーシュートの発生
は抑制される。
【００４６】図１９は、実施の形態５にかかる信号線４
１，４２における信号の他の例を示すタイミング図であ
る。たとえば、信号線４１を流れる信号Ａ４２がハイレ
ベルからローレベルに立ち下がるタイミングと、信号線
４２を流れる信号Ｂ４２がハイレベルからローレベルに
立ち下がるタイミングとのずれに対して、ａ４２秒とい
う規格が定められているとする。この半導体集積回路に
おいては、信号線に１または複数の並列の経路を設ける
ので、信号Ａ４２，Ｂ４２の立ち下がりがなまり、信号
線間のタイミングのずれが、規格ａ４２秒よりも僅かに
小さいｂ４２秒となる。信号Ａ４２，Ｂ４２の立ち下が
りがなまるので、オーバーシュート，アンダーシュート
の発生は抑制される。
【００４７】図２０は、実施の形態５にかかる信号線４
１，４２における信号のさらに他の例を示すタイミング
図である。たとえば、信号線４１を流れる信号Ａ４３が
ローレベルからハイレベルに立ち上がるタイミングと、
信号線４２を流れる信号Ｂ４３がハイレベルからローレ
ベルに立ち下がるタイミングとのずれに対して、ａ４３
秒という規格が定められているとする。この半導体集積
回路においては、信号線に１または複数の並列の経路を
設けるので、信号Ａ４３の立ち上がり，信号Ｂ４３の立
ち下がりがなまり、信号線間のタイミングのずれが、規
格ａ４３秒よりも僅かに小さいｂ４３秒となる。信号Ａ
４３の立ち上がり，信号Ｂ４３の立ち下がりがなまるの
で、オーバーシュート，アンダーシュートの発生は抑制
される。
【００４８】前述したように、実施の形態５によれば、
信号線に１または複数の並列の経路を設けて信号線間の
タイミングのずれを所定の規格内において最大にし、信
号の立ち上がりや立ち下がりをなまらせるため、オーバ
ーシュート，アンダーシュートの発生を抑制し、ノイズ
を低減することができる。
【００４９】なお、前述した実施の形態１〜実施の形態
５にかかる半導体集積回路の配置配線方法を実現するコ
ンピュータプログラムを、フロッピーディスク等の磁気
ディスク、ＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ，フラッ
シュＲＯＭ等の半導体メモリ（カートリッジ，ＰＣカー
ド等に内蔵されているものを含む）、ＣＤ−ＲＯＭ，Ｄ
ＶＤ等の光ディスク、ＭＯ等の光磁気ディスク、等の可
搬の記録媒体に格納し、この記録媒体に記録されたプロ
グラムを、自動配置配線装置に内蔵されるＲＯＭ，ＲＡ
Ｍ，ハードディスク等の固定用の記録媒体にインストー
ルすることにより、その自動配置配線装置に前述した自
動配置配線の機能を具備させることもできる。
【００５０】また、このプログラムを、ＬＡＮ，ＷＡ
Ｎ，インターネット等のネットワークを介して伝送し、
伝送されたプログラムを自動配置配線装置の固定用の記
録媒体にインストールするようにしてもよい。また、こ
のプログラムは、必ずしも単一に構成されるものに限ら
れず、複数のモジュールやライブラリとして分散構成さ
れていてもよいし、ＯＳ等の別個のプログラムと協働し
てその機能を達成するものであってもよい。
【００５１】
【発明の効果】以上説明したとおり、この発明によれ
ば、信号線間のタイミングのずれを所定の規格内におい
て最大にする配線を行い、信号の立ち上がりや立ち下が
りをなまらせるため、オーバーシュート，アンダーシュ
ートの発生を抑制し、ノイズを低減することができる、
という効果を奏する。
【００５２】つぎの発明によれば、信号線の長さを延長
して信号線間のタイミングのずれを所定の規格内におい
て最大にし、信号の立ち上がりや立ち下がりをなまらせ
るため、オーバーシュート，アンダーシュートの発生を
抑制し、ノイズを低減することができる、という効果を
奏する。
【００５３】つぎの発明によれば、信号線の幅を拡張し
て信号線間のタイミングのずれを所定の規格内において
最大にし、信号の立ち上がりや立ち下がりをなまらせる
ため、オーバーシュート，アンダーシュートの発生を抑
制し、ノイズを低減することができる、という効果を奏
する。
【００５４】つぎの発明によれば、信号線上に１または
複数のスルーホールを設けて信号線間のタイミングのず
れを所定の規格内において最大にし、信号の立ち上がり
や立ち下がりをなまらせるため、オーバーシュート，ア
ンダーシュートの発生を抑制し、ノイズを低減すること
ができる、という効果を奏する。
【００５５】つぎの発明によれば、信号線を枝分かれさ
せて信号線間のタイミングのずれを所定の規格内におい
て最大にし、信号の立ち上がりや立ち下がりをなまらせ
るため、オーバーシュート，アンダーシュートの発生を
抑制し、ノイズを低減することができる、という効果を
奏する。
【００５６】つぎの発明によれば、信号線に１または複
数の並列の経路を設けて信号線間のタイミングのずれを
所定の規格内において最大にし、信号の立ち上がりや立
ち下がりをなまらせるため、オーバーシュート，アンダ
ーシュートの発生を抑制し、ノイズを低減することがで
きる、という効果を奏する。
【００５７】つぎの発明によれば、前述した発明にかか
る方法をコンピュータに実行させるプログラムを記録し
たことで、そのプログラムがコンピュータ読み取り可能
となり、これによって、前述した発明にかかる方法の動
作をコンピュータによって実現することが可能となる、
という効果を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１にかかる半導体集積
回路の一例を示すレイアウト図である。
【図２】 実施の形態１にかかる信号線における信号の
一例を示すタイミング図である。
【図３】 実施の形態１にかかる信号線における信号の
他の例を示すタイミング図である。
【図４】 実施の形態１にかかる信号線における信号の
さらに他の例を示すタイミング図である。
【図５】 この発明の実施の形態２にかかる半導体集積
回路の一例を示すレイアウト図である。
【図６】 実施の形態２にかかる信号線における信号の
一例を示すタイミング図である。
【図７】 実施の形態２にかかる信号線における信号の
他の例を示すタイミング図である。
【図８】 実施の形態２にかかる信号線における信号の
さらに他の例を示すタイミング図である。
【図９】 この発明の実施の形態３にかかる半導体集積
回路の一例を示すレイアウト図である。
【図１０】 実施の形態３にかかる信号線における信号
の一例を示すタイミング図である。
【図１１】 実施の形態３にかかる信号線における信号
の他の例を示すタイミング図である。
【図１２】 実施の形態３にかかる信号線における信号
のさらに他の例を示すタイミング図である。
【図１３】 この発明の実施の形態４にかかる半導体集
積回路の一例を示すレイアウト図である。
【図１４】 実施の形態４にかかる信号線における信号
の一例を示すタイミング図である。
【図１５】 実施の形態４にかかる信号線における信号
の他の例を示すタイミング図である。
【図１６】 実施の形態４にかかる信号線における信号
のさらに他の例を示すタイミング図である。
【図１７】 この発明の実施の形態５にかかる半導体集
積回路の一例を示すレイアウト図である。
【図１８】 実施の形態５にかかる信号線における信号
の一例を示すタイミング図である。
【図１９】 実施の形態５にかかる信号線における信号
の他の例を示すタイミング図である。
【図２０】 実施の形態５にかかる信号線における信号
のさらに他の例を示すタイミング図である。
【図２１】 従来の半導体集積回路の一例を示すレイア
ウト図である。
【図２２】 従来の信号線における信号の一例を示すタ
イミング図である。
【図２３】 従来の信号線における信号の他の例を示す
タイミング図である。
【図２４】 従来の信号線における信号のさらに他の例
を示すタイミング図である。
【符号の説明】
１，２，３ 素子、４，５，１１，１２，２１，２２，
３１，３２，４１，４２ 信号線、２３ スルーホー
ル。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 信号線間のタイミングのずれを所定の規
    格内において最大にする配線を行うことを特徴とする半
    導体集積回路の配置配線方法。
  2. 【請求項２】 信号線の長さを延長して信号線間のタイ
    ミングのずれを所定の規格内において最大にすることを
    特徴とする半導体集積回路の配置配線方法。
  3. 【請求項３】 信号線の幅を拡張して信号線間のタイミ
    ングのずれを所定の規格内において最大にすることを特
    徴とする半導体集積回路の配置配線方法。
  4. 【請求項４】 信号線上に１または複数のスルーホール
    を設けて信号線間のタイミングのずれを所定の規格内に
    おいて最大にすることを特徴とする半導体集積回路の配
    置配線方法。
  5. 【請求項５】 信号線を枝分かれさせて信号線間のタイ
    ミングのずれを所定の規格内において最大にすることを
    特徴とする半導体集積回路の配置配線方法。
  6. 【請求項６】 信号線に１または複数の並列の経路を設
    けて信号線間のタイミングのずれを所定の規格内におい
    て最大にすることを特徴とする半導体集積回路の配置配
    線方法。
  7. 【請求項７】 前記請求項１〜６のいずれか一つに記載
    された方法をコンピュータに実行させるプログラムを記
    録したことを特徴とするコンピュータ読み取り可能な記
    録媒体。
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