KR970067661A - 평탄화 패턴의 생성 방법, 평탄화 패턴의 생성 장치 및 반도체 집적 회로 장치 - Google Patents
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Abstract
본 발명은 생성시킨 평탄화 패턴이 배선 패턴의 레이아웃 설계의 디자인룰을 만족시키는 동시에 평탄화 패턴의 도형 수나 데이터 양을 억제하기 위한 평탕화 패턴의 생성 방법, 평탄화 패턴의 장치 및 반도체 집적 회로 장치에 관한 것이다.
배선 패턴을 소정량만큼 확대하여 확대 배선을 생성한 후, 생성 사각형의 집합으로 된 제1 더미의 원래 패턴으로부터 확대 배선 패턴과 겹치는 부분을 삭제하여 더미 패턴을 생성한다. 더미 패턴을 소정량 C만큼 축소하여 축소 더미 패턴(14)을 생성한 후, 축소 더미 패턴(14)을 소정량 C만큼 확대하여 평탄화 패턴(15)을 생성한다. 배선 패턴(11)과 평탄화 패턴(15)을 합성하여 도2의 (c)에 도시된 바와 같은 최종 패턴을 생성한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도의 (a)∼(c)는 본 말명의 제 1실시예에 의한 평탄화 패턴 생성 방법의 각 공정을 도시한 평면도
Claims (23)
- 배선층에 있어서의 배선 패턴이 형성되는 배선 패턴 형성 영역으로부터 소정 거리 이상 떨어진 영역에 단순 도형의 집합으로 된 더미 패턴을 생성하는 더미 패턴 생성 공정과, 상기 더미 패턴을 축소한 후, 잔존하는 도형 패턴을 확대하여 평탄화 패턴을 생성하는 평탄화 패턴 생성 공정을 포함하는 것을 특정으로 하는 평탄화 패턴의 생성 방법.
- 제1항에 있어서, 상기 더미 패턴 생성 공정은, 상기 배선 패턴을 제1 소정량만큼 확대하여 확대 배선 패턴을 생성하는 공정과; 상기 단순 도형을 반복 배치하여 더미의 원래 패턴을 생성하는 공정과; 상기 더미의 원래 패턴으로부터 상기 확대 배선 패턴과 겹치는 부분을 삭제하는 도형 논리차 연산 처리에 의해 상기 더미 패턴을 생성하는 공정을 포함하고, 상기 평탄화 패턴 생성 공정은,상기 더미 패턴을 제2 소정량만큼 축소하여 축소 더미 패턴을 생성하는 공정과; 상기 축소더미 패턴을 상기 제2 소정량만큼 확대하여 상기 평탄화 패턴을 생성하는 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법
- 제1항에 있어서, 상기 더미 패턴 생성 공정은, 상기 배선 패턴을 도형적으로 반전시켜 반전 배선 패턴을 생성하는 공정과; 상기 반전 배선 패턴을 제1 소정량만큼 축소하여 축소 반전 배선 패턴을 생성하는 공정과; 상기 단순 도형을 반복 배치하여 더미의 원래 패턴을 생성하는 공정과, 상기 더미의 원래 패턴 중 상기 축소 반전 배선 패턴과 겹치는 부분만을 잔존시키는 도형 논리곱 연산 처리에 의해 상기 더미 패턴을 생성하는 공정을 포함하고 상기 평탄화 패턴 생성 공정은, 상기 더미 패턴을 제2 소정량만큼 축소하여 축소 더미 패턴을 생성하는 공정과; 상기 축소 더미 패턴을 상기 제2 소정량만큼 확대하여 상기 평탄화 패턴을 생성하는 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법.
- . 배선층에 있어서의 배선 패턴이 형성되는 배선 패턴 형성 영역으로부터 제1 소정 거리 이상 떨어진 영역에 단순 도형의 집합으로 된 제1 더미 패턴을 생성하는 제1 더미 패턴 생성 공정과; 상기 제1 더미 패턴을 축소한 후, 잔존하는 도형 패턴을 확대하여 제2더미 패턴을 생성하는 제2 더미 패턴 생성 공정과; 상기 배선층에 있어서의 상기 배선 패턴 형성 영역으로부터 상기 제1 소정 거리 이상 떨어지고 상기 제1 더미 패턴으로부터 제2 소정 거리 이상 떨어진 영역으로 평행 이동한 상기 단순 도형의 집합으로 된 제3 더미 패턴을 생성하는 제3 더미 패턴 생성 공정과; 상기 제3 더미 패턴을 축소한 후, 잔존하는 도형 패턴을 확대하여 제4 더미 패턴을 생성하는 제 4더미 패턴 생성 공정과; 상기 제2 더미 패턴과 상기 제4더미 패턴을 합성하여 평탄화 패턴을 생성하는 평탄화 패턴 생성 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법.
- 제4항에 있어서, 상기 제1 더미 패턴 생성 공정은, 상기 배선 패턴을 제1 소정량만큼 확대하여 확대 배선 패턴을 생성하는 공정과; 상기 배선층에 상기 단순 도형을 반복 배치하여 제1 더미의 원래 패턴을 생성하는 공정과; 상기 제1더미의 원래 패턴으로부터 상기 확대 배선 패턴과 겹치는 부분을 삭제하는 도형 논리차 연산 처리에 의해 상기 제1 더미 패턴을 생성하는 공정을 포함하고, 상기 제2 더미 패턴 생성 공정은, 상기 제1 더미패턴을 제2 소정량만큼 축소하여 제1 축소 더미 패턴을 생성하는 공정과; 상기 제1 축소 더미 패턴을 상기 제2 소정량만큼 확대하여 상기 제2 더미 패턴을 생성하는 공정을 포함하고, 상기 제3 더미 패턴 생성 공정은 상기 제1 더미의 원래 패턴을 구성하는 단순 도형을 평행 이동하여 제2 더미의 원래 패턴을 생성하는 공정과; 상기 제2 더미 패턴을 제3 소정량만큼 확대하여 확대 더미 패턴을 생성하는 공정과; 상기 제2 더미의 원래 패턴으로부터 상기 확대 배선 패턴 및 상기 확대 더미 패턴과 겹치는 부분을 삭제하는 도형 논리차 연산 처리에 의해 상기 제3 더미 패턴을 생성하는 공정을 포함하고, 상기 제4 더미 패턴 생성 공정은, 상기 제3 더미 패턴을 제4 소정량만큼 확대하여 상기 상기 제4 더미 패턴을 생성하는 공정을 포함하며, 상기 평탄화 패턴 생성 공정은, 상기 제2 더미 패턴과 상기 제4 더미 패턴을 중합시키는 도형 논리합 연산 처리에 의해 상기 평탄화 패턴을 생성하는 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법.
- 배선층에 있어서의 배선 패턴이 형성되는 배선 패턴 형성 영역으로부터 제1 소정 거리 이상 떨어지고 상기 제1 소정 거리보다 큰 제2 소정거리 이내의 영역에 단순 도형의 집합으로 된 제1 더미 패턴을 생성하는 제1 더미 패턴 생성 공정과; 상기 배선층에 있어서의 상기 배선 패턴 형성 영역으로부터 상기 제2 소정 거리이상 떨어진 영역에 상기 단순 도형보다 크고 적어도 하나의 도형으로 된 제2 더미 패턴을 생성하는 제2 더미 패턴 생성 공정과; 상기 제1 더미 패턴과 상기 제2 더미 패턴을 합성하여 평탄화 패턴을 생성하는 평탄화 패턴 생성 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법.
- 제6항에 있어서, 상기 제1 더미 패턴 생성 공정은, 상기 배선 패턴을 제1 소정량만큼 확대하여 제1 확대 배선 패턴을 생성하는 공정과; 상기 배선 패턴을 상기 제1 소정량보다 큰 제2 소정량만큼 확대하여 제2 확대 배선 패턴을 생성하는 공정과; 상기 제2 확대 배선 패턴을 반전하여 반전 패턴을 생성하는 공정과; 상기 단순 도형을 반복 배치하여 더미의 원래 패턴을 생성하는 공정과; 상기 더미의 원래 패턴으로부터 상기 제1 확대 배선 패턴 및 상기 반전 패턴과 겹치는 부분을 삭제하는 도형 논리차 연산 처리에 의해 상기 제1 더미 패턴을 생성하는 공정을 포함하고, 상기 제2 더미 패턴 생성 공정은, 상기 반전 패턴으로 된 상기 제2 더미 패턴을 생성하는 공정을 포함하며, 상기 평탄화 패턴 생성 공정은, 상기 제1 더미 패턴과 상기 제2 더미 패턴을 중합시키는 도형 논리합 연산 처리에 의해 상기 평탄화 패턴을 생성하는 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법.
- 제6항에 있어서, 상기 제1 더미 패턴 생성 공정은, 상기 배선 패턴을 제1 소정량만큼 확대하여 배선 패턴을 생성하는 공정과; 상기 배선 패턴을 반전하여 반전 패턴을 생성하는 공정과; 상기 반전 패턴을 상기 제1 소정량보다 큰 제2 소정량만큼 축소하여 축소 반전 패턴을 생성하는 공정과; 상기 단순 도형을 반복 배치하여 더미의 원래 패턴을 생성하는 공정과; 상기 더미의 원래 패턴으로부터 상기 확대 배선 패턴 및 상기 축소 반전 패턴과 겹치는 부분을 삭제하는 도형 논리차 연산 처리에 의해 상기 제1 더미 패턴을 생성하는 공정을 포함하고, 상기 제2 더미 패턴 생성 공정은, 상기 축소 반전 패턴으로 된 상기 제2 더미 패턴을 생성하는 공정을 포함하며, 상기 평탄화 패턴 생성 공정은, 상기 제1 더미 패턴과 상기 제2 더미 패턴을 중합시키는 도형 논리합 연산 처리에 의해 상기 평탄화 패턴을 생성하는 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법.
- 제6항에 있어서, 상기 제1 더미 패턴 생성 공정은, 상기 배선 패턴을 제1 소정량만큼 확대하여 제1 확대 배선 패턴을 생성하는 공정과; 상기 배선 패턴을 상기 제1 소정량보다 큰 제2 소정량만큼 확대하여 제2 확대 배선 패턴을 생성하는 공정과; 상기 제2 확대 배선 패턴을 반전하여 제1 반전 패턴을 생성하는 공정과; 상기제1 반전 패턴을 제3 소정량만큼 축소하여 축소 반전 패턴을 생성하는 공정과; 상기 축소 반전패턴을 상기 제3 소정량만큼 확대하여 제2 반전 패턴을 생성하는 공정과; 상기 단순 도형을 반복 배치하여 더미의 원래 패턴을 생성하는 공정과; 상기 더미의 원래 패턴으로부터 상기 제1 확대 배선 패턴 및 상기 제2 반전 패턴과 겹치는 부분을 삭제하는 도형 논리차 연산 처리에 의해 상기 제1 더미 패턴을 생성하는 공정을 포함하고,상기 제2 더미 패턴 생성 공정은, 상기 제2 반전 패턴으로 된 상기 제2 더미 패턴을 생성하는 공정을 포함하고, 상기 평탄화 패턴 생성 공정은, 상기 제1 더미 패턴과 상기 제2 더미 패턴을 중합시키는 도형 논리합 연산 처리에 의해 상기 평탄화 패턴을 생성하는 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법.
- 배선층에 있어서, 배선 패턴이 형성되는 배선 패턴 형성 영역으로부터 제1 소정 거리 이상 떨어지고 상기 제1 소정 거리보다 큰 제2 소정 거리 이내의 영역에 제1 단순 도형의 집합으로 된 제1 더미 패턴을 생성하는 제1 더미 패턴 생성 공정과; 상기 배선층에 있어서의 상기 배선 패턴 형성 영역으로부터 상기 제2 소정 거리 이상 떨어진 영역에 상기 제1 단순 도형보다 큰 제2 단순 도형의 집합으로 된 제2 더미 패턴을 생성하는 제2 더미 패턴 생성 공정과; 상기 제1 더미 패턴과 상기 제2 더미 패턴을 합성하여 평탄화 패턴을 생성하는 평탄화 패턴 생성 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법.
- 제10항에 있어서, 상기 제1 더미 패턴 생성 공정은, 상기 배선 패턴을 제1 소정량만큼 확대하여 제1 확대 배선 패턴을 생성하는 공정과; 상기 배선 패턴을 상기 제1 소정량보다 큰 제2 소정량만큼 확대하여 제2 확대 배선 패턴을 생성하는 공정과; 상기 제2 확대 배선 반전하여 반전 패턴을 생성하는 공정과; 상기 제1 단순 도형을 반복 배치하여 제1 더미의 원래 패턴을 생성하는 공정과; 상기 제1 더미의 원래 패턴으로부터 상기 제1 확대 배선 패턴 및 상기 반전 패턴과 겹치는 부분을 삭제하는 도형 논리차 연산 처리에 의해 상기 제1 더미 패턴을 생성하는 공정을 포함하고, 상기 제2 더미 패턴 생성 공정은, 상기 제2 단순 도형을 반복 배치하여 제2 더미의 원래 패턴을 생성하는 공정과, 상기 제2 더미의 원래 패턴 중 상기 반전 패턴과 겹치는 부분만을 잔존 시키는 도형 논리곱 연산 처리에 의해 상기 제2 더미 패턴을 생성하는 공정을 포함하며, 상기 평탄화 패턴 생성 공정은, 상기 제1 더미 패턴과 상기 제2 더미 패턴을 중합시키는 도형 논리합 연산 처리에 의해 상기 평탄화 패턴을 생성하는 공정을 포함하는 것을 특징으로 평탄화 패턴의 생성 방법.
- 제1 배선층에 있어서의 제1 배선 패턴이 형성되는 제1 배선 패턴 형성영역으로부터 제1 소정 거리 이상 떨어지고 상기 제1 소정 거리보다 큰 제2 소정 거리 이내이며 상기 제1 배선층의 상층 또는 하층인 제2 배선층에 있어서의 제2 배선 패턴이 형성되는 제2 배선 패턴 형성 영역으로부터 제3 소정 거리 이내인 상기 제1 배선층의 영역에 단순 도형의 집합으로 된 제1 더미 패턴을 생성하는 제1 더미 패턴 생성 공정과; 상기 제1 배선층에 있어서의 상기 제1 배선 패턴 형성 영역으로부터 상기 제2 소정 거리 이상 떨어지고 상기 제2 배선 패턴 형성 영역으로부터 상기 제3 소정 거리 이상 떨어진 상기 제1 배선층 영역에 상기 단순 도형보다 크고 적어도 하나의 도형으로 된 제2 더미 패턴을 생성하는 제2 더미 패턴 생성 공정과; 상기 제1 더미 패턴과 상기 제2 더미 패턴을 합성하여 평탄화 패턴을 생성하는 평탄화 패턴 생성 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법.
- 제12항에 있어서, 상기 제1 더미 패턴 생성 공정은, 상기 제1 배선 패턴을 제1 소정량만큼 확대하여 제1 확대 배선 패턴을 생성하는 공정과; 상기 제2 배선 패턴을 제2 소정량만큼 확대하여 제2 확대 배선 패턴을 생성하는 공정과; 상기 제1 확대 배선 패턴과 상기 제2 확대 배선 확대 배선 패턴을 중합시키는 도형 논리합 연산 처리에 의해 합성 패턴을 생성하는 공정과; 상기 합성 패턴을 반전하여 반전 패턴을 생성하는 공정과; 상기 단순 도형을 반복 배치하여 더미의 원래 패턴을 생성하는 공정과; 상기 더미의 원래 패턴으로부터 상기 제1 확대 배선 패턴 및 상기 반전 패턴과 겹치는 부분을 삭제하는 도형 논리차 연산 처리에 의해 상기 제1 더미 패턴을 생성하는 공정을 포함하고, 상기 제2 더미 패턴 생성 공정은, 상기 반전 패턴으로 된 상기 제2 더미 패턴을 생성하는 공정을 포함하며, 상기 평탄화 패턴 생성 공정은, 상기 제1 더미 패턴과 상기 제2 더미 패턴을 중합시키는 도형 논리합 연산 처리에 의해 상기 평탄화 패턴을 생성하는 공정을 포함하는 것을 특징으로 하는 평탄화 생성 방법.
- 제1배선층에 있어서의 제1 배선 패턴이 형성되는 제1 배선 패턴 형성영역으로부터 제1 소정 거리 이상 떨어지고 제2 소정 거리 이내이며 상기 제1 배선층의 상층 또는 하층인 제 2배선층에 있어서의 제2 배선 패턴이 형성되는 제2 배선 패턴 형성 영역으로부터 제3 소정 거리 이내인 상기 제1 배선층의 영역에 제1 단순 도형의 집합으로 된 제1 더미 패턴을 생성하는 제1 더미 패턴 생성 공정과; 상기 제1 배선층에 있어서의 상기 제1 배선 패턴 형성 영역으로부터 상기 제2 소정 거리 이상 떨어지고 상기 제2 배선 패턴 형성 영역으로부터 상기 제3 소정 거리 이상 떨어진 영역에 상기 제1 단순 도형보다 큰 제2 단순 도형의 집합으로 된 제2 더미 패턴을 생성하는 제2 더미 패턴 생성공정과; 상기 제1더미 패턴과 상기 제2 더미 패턴을 합성하여 평탄화 패턴을 생성하는 평탄화 패턴 생성 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성방법.
- 제14항에 있어서 , 상기 제1 더미 패턴 생성 공정은, 상기 제1배선 패턴을 제1 소정량만큼 확대하여, 제1 확대 배선 패턴을 생성하는 공정과; 상기 제2 배선 패턴을 제2 소정량만큼 확대하여 제2 확대 배선 패턴을 생성하는 공정과; 상기 제1 확대 배선 패턴과 상기 제2 확대 배선 패턴을 중합시키는 도형 논리합 연산처리에 의해 합성 패턴을 생성하는 공정과; 상기 합성 패턴을 반전시켜 반전 패턴은 생성하는 공정과; 상기 제1 단순 도형을 반복 배치하여 제1 더미의 원래의 패턴을 생성하는 공정과; 상기 제1 더미의 원래 패턴으로부터 상기 제1 확대 배선 패턴 및 상기 반전 패턴과 겹치는 부분을 삭제하는 도형 논리차 연산 처리에 의해 상기 제1 더미 패턴을 생성하는 공정을 포함하고, 상기 제2 더미 패턴 생성 공정은, 상기 제2 단순 도형을 반복 배치하여 제2 더미의 원래 패턴을 생성하는 공정과, 상기 제2 더미의 원래 패턴 중 상기 반전 패턴과 겹치는 부분만을 잔존시키는 도형 논리곱 연산 처리에 의해 상기 제2 더미 패턴을 생성하는 공정을 포함하여, 상기 평탄화 패턴 생성 공정은, 상기 제1더미 패턴과 상기 제2 더미 패턴을 중합시키는 도형 논리합 연산처리에 의해 상기 평탄화 패턴을 생성하는 공정을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 방법.
- 배선층에 있어서의 배선 패턴을 제1 소정량만큼 확대하여 확대 배선 패턴을 생성하는 제1 도형 확대 처리 수단과; 단순 도형을 반복 배치하여 더미의 원래 패턴을 생성하는 더미의 원래 패턴 생성 처리 수단과; 상기 더미의 원래 패턴으로 부터 상기 확대 배선 패턴과 겹치는 부분을 삭제하여 더미 패턴을 생성하는 도형 논리차 연산 처리 수단과; 상기 더미 패턴을 제2 소정량만큼 축소하여 축소 더미 패턴을 생성하는 도형 축소 처리 수단과; 상기 축소 더미 패턴을 상기 제2 소정량 만큼 확대하여 평탄화 패턴을 생성하는 제2 도형 확대 처리 수단을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성장치.
- 배선층에 있어서의 배선 패턴을 제1 소정량만큼 확대하여 확대 배선 패턴을 생성하는 제1 도형 확대 처리 수단과; 단순 도형을 반복 배치하여 제1 더미의 원래 패턴을 생성하는 제1 더미의 원래 패턴 생성 수단과; 상기 제1 더미의 원래 패턴으로부터 상기 확대 배선 패턴과 겹치는 부분을 삭제하여 제1 더미 패턴을 생성하는 도형 논리차 연산 처리 수단과; 상기 제1더미 패턴을 제2 소정량만큼 축소하여 제1축소 더미 패턴을 생성하는 제1 도형 축소 처리 수단과; 상기 제1 축소 더미 패턴을 상기 제2 소정량만큼 확대하여 제2 더미 패턴을 생성하는 제2 도형 확대 처리 수단과; 상기 제1 더미의 원래 패턴을 구성하는 단순 도형을 평행 이동하여 제2 더미의 원래 패턴을 생성하는 제2 더미의 원래 패턴 생성 수단과; 상기 제2 더미 패턴을 제3 소정량만큼 확대하여 확대 더미 패턴을 생성하는 제3 도형 확대 처리 수단과; 상기 제2더미의 원래 패턴으로부타 상기 확대배선 패턴 및 상기 확대 더미 패턴과 겹치는 부분을 삭제하여 제3 더미 패턴을 생성하는 도형 논리차 연산 처리 수단과; 상기 제3 더미 패턴을 제 4 소정량만큼 축소하여 제2 축소 더미 패턴을 생성하는 제2 도형 축소 처리 수단과; 상기 제2 축소 더미 패턴을 상기 제4 소정량만큼 확대하여 상기 제4 더미 패턴을 생성하는 제4 도형 확대 처리 수단과; 상기 제2 더미 패턴과 상기 제 4 더미 패턴을 중합시켜 평탄화 패턴을 생성하는 도형 논리합 연산 처리 수단을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성장치.
- 배선층에 있어서의 배선 패턴을 제1 소정량만큼 확대하여 제1 확대 배선 패턴을 생성하는 제1 도형 확대 처리 수단과; 상기 배선 패턴을 상기 제1 소정량보다 큰 제2 소정량만큼 확대하여 제2 확대 배선 패턴을 생성하는 제2 도형 확대 처리 수단과; 상기 제2 확대 배선 패턴을 반전하여 반전 패턴을 생성하는 도형 반전 처리 수단과; 상기 배선층에 단순 도형을 반복 배치하여 더미의 원래 패턴을 생성하는 더미의 원래 패턴 생성 수단과; 상기 더미의 원래 패턴으로부터 상기 제1 확대 배선 패턴 및 상기 반전 패턴과 겹치는 부분을 삭제하여 더미 패턴을 생성하는 도형 논리차 연산 처리 수단과; 상기 더미 패턴과 상기 반전 패턴을 중합시켜 평탄화 패턴을 생성하는 도형 논리합 연산 처리 수단을 포함하는 것을 특징으로 하는 평탄화 패턴의 생성 장치.
- 배선층에 있어서의 배선 패턴을 제1 소정량만큼 확대하여 제1 확대 배선 패턴을 생성하는 제1 도형 확대 처리 수단과; 상기 배선 패턴을 상기 제1 소정량보다 큰 제2 소정량만큼 확대하여 제2 확대 배선 패턴을 생성하는 제2 도형 확대 처리 수단과; 상기 제2 확대 배선 패턴을 반전하여 패턴을 생성하는 도형 반전 처리 수단과; 제1 단순 도형을 반복 배치하여 제1 더미의 원래 패턴을 생성하는 제1 더미의 원래 패턴 생성 수단과; 상기 제1 더미의 원래 패턴으로부터 상기 제1 확대 배선 패턴 및 상기 반전 패턴과 겹치는 부분을 삭제하여 제1 더미 패턴을 생성하는 도형논리차 연산 처리 수단과; 상기 제1 단순 도형보다 큰 제2 단순 도형을 반복 배치 하여 제2 더미의 원래 패턴을 생성하는 제2 더미의 원래 패턴 생성 수단과; 상기 제2 더미의 원래 패턴 중 상기 반전 패턴과 겹치는 부분만을 잔존시켜 제2 더미 패턴을 생성하는 도형 논리곱 연산 처리 수단과; 상기 제1 더미 패턴과 상기 제2 더미 패턴을 중합시켜 평탄화 패턴을 생성하는 도형 논리합 연산 처리 수단을 포함하는것을 특징으로 하는 평탄화 패턴의 생성 장치.
- 제1 배선층에 있어서의 제1 배선 패턴을 제1 소정량만큼 확대하여 제1 확대 배선 패턴을 생성하는 제1 도형 확대 처리 수단과; 상기 제1 배선층의 상층 또는 하층인 제2 배선층에 있어서의 제2 배선 패턴을 제2 소정량만큼 확대하여 제2 확대 배선 패턴을 생성하는 제2 도형 확대 처리 수단과; 상기 제1 확대 배선패턴과 상기 제2 확대배선 패턴을 중합시켜 합성 패턴을 생성하는 도형 논리합 연산 처리 수단과; 상기 합성 패턴을 반전시켜 반전 패턴을 생성하는 도형 반전 처리 수단과; 단순 도형을 반복 배치하여 더미의 원래 패턴을 생성하는 더미의 원래 패턴 생성 수단과; 상기 더미의 원래 패턴으로부터 상기 제1 확대 배선 패턴 및 상기 반전 패턴과 겹치는 부분을 삭제하여 제1 더미 패턴을 생성하는 도형 논리차 연산 처리 수단과; 상기 제1 더미 패턴과 상기 반전 패턴을 중합시켜 평탄화 패턴을 생성하는 도형 논리합 연산 처리 수단을 포함하는 것을 특징으로 하는 평탄화 패턴 생성장치.
- 제1 배선층의 제1 배선 패턴을 제1 소정량만큼 확대하여 제1 확대 배선패턴을 생성하는 제1 도형 확대처리 수단과; 상기 제1 배선층의 상층 또는 하층인 제2 배선층의 제2 배선 패턴을 제2 소정량만큼 확대하여 제2 확대 배선패턴을 생성하는 제2 도형 확대 처리 수단과; 상기 제1 확대 배선 패턴과 상기 제2 확대 배선 패턴을 중합시켜 합성패턴을 생성하는 도형 논리합 연산 처리 수단과; 상기 합성 패턴을 반전하여 반전 패턴을 생성하는 도형 반전 처리 수단과; 제1 단순 도형을 반복 배치하여 제1 더미의 원래 패턴을 생성하는 제1 더미의원래 패턴 생성 수단과; 상기 제1 더미의 원래 패턴으로부터 상기 제1 확대 배선 패턴 및 상기 반전 패턴과 겹치는 부분을 삭제하여 제1 더미 패턴을 생성하는 도형 논리차 연산 처리 수단과; 상기 제1 단순 도형보다 큰 제2 단순 도형을 반복 배치하여 제2 더미의 원래 패턴을 생성하는 제2 더미의 원래 패턴 생성 수단과; 상기 제2 더미의 원래 패턴 중 상기 반전 패턴과 겹치는 부분만을 잔존시켜 제2 더미 패턴을 생성하는 도형 논리곱 연산 처리 수단과; 상기 제1 더미 패턴과 상기 제2 더미 패턴을 중합시켜 평탄화 패턴을 생성하는 도형 논리합 연산 처리 수단을 포함하는 것을 특징으로 하는 평탄화 생성장치.
- 반도체 기판 상의 배선층에 형성되는 배선 패턴과; 상기 배선층의 상기 배선 패턴으로 부터 제1 소정 거리 이상 떨어지고 상기 제1 소정 거리보다 큰 제2 소정 거리 이내의 영역에 형성되며, 단순 도형의 집합으로 된 제1 평탄화 패턴과; 상기 배선층의 상기 배선 패턴으로부터 상기 제2 소정 거리 이상 떨어진 영역에 형성되고, 상기 단순 도형보다 크고 적어도 하나의 도형으로 된 제2 평탄화 패턴과, 상기 배선 패턴, 제1 평탄화 패턴 및 제2 평탄화 패턴 상에 형성되는 층간 절연막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
- 반도체 기판 상의 제1 배선층에 형성되는 제1 배선 패턴과; 상기 반도체 기판상의 상기 제1 배선층의 상층 또는 하층에 위치하는 제2 배선층에 형성되는 제2 배선 패턴과; 상기 제1 배선층의 상기 제1 배선 패턴으로부터 제1 소정 거리 이상 떨어지고 상기 제1 소정 거리보다 큰 제2 소정거리이내인 동시에 상기 제2 배선 패턴으로 부터 제3 소정 거리 이내인 영역에 형성되며, 단순 도형의 집합으로 된 제1 평탄화 패턴과; 상기 제1 배선층의 상기 제1 배선 패턴으로부터 상기 제2 소정 거리이상 떨어지고 상기 제2 배선 패턴으로 부터 상기 제3 소정 거리 이상 떨어진 영역에 형성되며, 상기 단순 도형보다 크고 적어도 하나의 도형으로 된 제2 평탄화 패턴과; 상기 제1 배선층에 형성되는 상기 제1 배선 패턴, 제1 평탄화 패턴 및 제2 평탄화 패턴과, 상기 제2 배선층에 형성되는 상기 제2 배선 패턴 사이에 형성되는 층간 절연막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP96-057243 | 1996-03-14 | ||
JP5724396 | 1996-03-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970067661A true KR970067661A (ko) | 1997-10-13 |
KR100395248B1 KR100395248B1 (ko) | 2003-11-20 |
Family
ID=13050103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970008673A KR100395248B1 (ko) | 1996-03-14 | 1997-03-14 | 평탄화 패턴의 생성 방법, 평탄화 패턴의 생성 장치 및 반도체 집적 회로 장치 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5970238A (ko) |
KR (1) | KR100395248B1 (ko) |
TW (1) | TW341721B (ko) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000349145A (ja) * | 1999-04-02 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体装置 |
KR100313280B1 (ko) * | 1999-10-25 | 2001-11-07 | 한신혁 | 반도체 장치의 전도배선 마스크 제조방법 |
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JP2002158278A (ja) | 2000-11-20 | 2002-05-31 | Hitachi Ltd | 半導体装置およびその製造方法ならびに設計方法 |
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JP2002373896A (ja) | 2001-06-15 | 2002-12-26 | Mitsubishi Electric Corp | 半導体装置 |
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US6816998B2 (en) * | 2002-07-23 | 2004-11-09 | Sun Microsystems, Inc. | Correction of spacing violations between dummy geometries and wide class objects of design geometries |
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US6895568B2 (en) | 2002-09-30 | 2005-05-17 | Sun Microsystems, Inc. | Correction of spacing violations between pure fill via areas in a multi-wide object class design layout |
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US7096447B1 (en) | 2003-10-15 | 2006-08-22 | Sun Microsystems, Inc. | Method and apparatus for efficiently locating and automatically correcting certain violations in a complex existing circuit layout |
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JP5629114B2 (ja) * | 2010-04-13 | 2014-11-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびそのパターンレイアウト方法 |
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US9330224B2 (en) * | 2014-04-30 | 2016-05-03 | Oracle International Corporation | Method and apparatus for dummy cell placement management |
CN104766785A (zh) * | 2015-03-31 | 2015-07-08 | 上海华力微电子有限公司 | 调节多晶硅层表面沉积面积的方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP3249317B2 (ja) * | 1994-12-12 | 2002-01-21 | 富士通株式会社 | パターン作成方法 |
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-
1997
- 1997-03-10 TW TW086102930A patent/TW341721B/zh not_active IP Right Cessation
- 1997-03-13 US US08/816,536 patent/US5970238A/en not_active Expired - Lifetime
- 1997-03-14 KR KR1019970008673A patent/KR100395248B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
TW341721B (en) | 1998-10-01 |
KR100395248B1 (ko) | 2003-11-20 |
US5970238A (en) | 1999-10-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120724 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20130722 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20140722 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20160701 Year of fee payment: 14 |