JPH09153550A - パターン発生方法 - Google Patents
パターン発生方法Info
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- JPH09153550A JPH09153550A JP7312587A JP31258795A JPH09153550A JP H09153550 A JPH09153550 A JP H09153550A JP 7312587 A JP7312587 A JP 7312587A JP 31258795 A JP31258795 A JP 31258795A JP H09153550 A JPH09153550 A JP H09153550A
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Abstract
(57)【要約】
【課題】充分な被覆率を有する均一なダミーパターンを
誤りなく発生し、配線容量の増加による半導体装置の能
力の劣化を簡単に予測することができるパターン発生方
法を提供する。 【解決手段】パターンセル４をアレイ状に発生させるこ
とにより標準ダミーパターンを発生させ、装置を機能さ
せるために必要な第１のパターン１、１´に基づいてダ
ミーパターンを発生させることが可能な領域を設定し、
標準ダミーパターンの前記領域内に位置するパターンセ
ル４を選択してダミーパターン７を形成し、このダミー
パターン７と第１のパターン１、１´とを合成してレイ
アウトパターンを発生させる。
誤りなく発生し、配線容量の増加による半導体装置の能
力の劣化を簡単に予測することができるパターン発生方
法を提供する。 【解決手段】パターンセル４をアレイ状に発生させるこ
とにより標準ダミーパターンを発生させ、装置を機能さ
せるために必要な第１のパターン１、１´に基づいてダ
ミーパターンを発生させることが可能な領域を設定し、
標準ダミーパターンの前記領域内に位置するパターンセ
ル４を選択してダミーパターン７を形成し、このダミー
パターン７と第１のパターン１、１´とを合成してレイ
アウトパターンを発生させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におい
て配線等のレイアウトのパターン発生方法に関する。
て配線等のレイアウトのパターン発生方法に関する。
【０００２】
【従来の技術】従来、半導体装置において、例えば配線
として半導体基板上に形成されるＡｌ膜、多結晶シリコ
ン層等のレイアウトパターンは、回路設計、素子の特
性、パターン設計等の要請により半導体装置の動作に必
要な領域にのみ選択的に発生されている。このため、こ
れらのパターン面積が半導体装置全体の面積に対する割
合（被覆率）が、各半導体装置ごとに変動する。
として半導体基板上に形成されるＡｌ膜、多結晶シリコ
ン層等のレイアウトパターンは、回路設計、素子の特
性、パターン設計等の要請により半導体装置の動作に必
要な領域にのみ選択的に発生されている。このため、こ
れらのパターン面積が半導体装置全体の面積に対する割
合（被覆率）が、各半導体装置ごとに変動する。
【０００３】また、半導体装置の製造工程において、例
えば多結晶シリコン膜またはＡｌ膜等をエッチングする
時に、これらの被覆率が小さいと、標準的なエッチング
条件を用いた場合に、いわゆるローディング効果が生じ
る。これは、オーバーエッチング時に、例えば多結晶シ
リコン膜等の被エッチング膜の下部が側面よりエッチン
グされてしまう現象である。これにより、上述のように
被覆率の小さいパターンを有する半導体装置では、歩留
まりが低下するという問題があった。
えば多結晶シリコン膜またはＡｌ膜等をエッチングする
時に、これらの被覆率が小さいと、標準的なエッチング
条件を用いた場合に、いわゆるローディング効果が生じ
る。これは、オーバーエッチング時に、例えば多結晶シ
リコン膜等の被エッチング膜の下部が側面よりエッチン
グされてしまう現象である。これにより、上述のように
被覆率の小さいパターンを有する半導体装置では、歩留
まりが低下するという問題があった。
【０００４】このため、従来は、例えば多結晶シリコン
膜またはＡｌ膜等の被エッチング膜の被覆率を増加させ
るために、本来必要なパターンに加えて、ダミーパター
ンを手または計算機処理により追加するという方法が用
いられている。
膜またはＡｌ膜等の被エッチング膜の被覆率を増加させ
るために、本来必要なパターンに加えて、ダミーパター
ンを手または計算機処理により追加するという方法が用
いられている。
【０００５】しかし、このような例えば多結晶シリコン
膜またはＡｌ膜等のレイアウトパターンは、一般に非常
に複雑である。このため、手によりダミーパターンを追
加するという方法は、誤りが発生する可能性が高いとい
う問題がある。
膜またはＡｌ膜等のレイアウトパターンは、一般に非常
に複雑である。このため、手によりダミーパターンを追
加するという方法は、誤りが発生する可能性が高いとい
う問題がある。
【０００６】さらに、手によりダミーパターンを追加す
る方法は量的に限界があるため、半導体装置全体に対し
て均一に多数のパターンを発生させることは困難である
という問題がある。
る方法は量的に限界があるため、半導体装置全体に対し
て均一に多数のパターンを発生させることは困難である
という問題がある。
【０００７】また、計算機処理によりダミーパターンを
発生させる場合には、一般にダミーパターン追加アルゴ
リズムを用いて、本来のレイアウトパターンに対して自
動的にダミーパターンが発生される。このため、ダミー
パターンの形状は、本来のレイアウトパターンの形状の
影響を受けて発生され、各製品ごとに異なったものとな
る。このように、設計者は、発生されるダミーパターン
の形状を正確に予測することが不可能である。このた
め、ダミーパターン発生後に、設計者がパターンを検証
することが非常に困難となってしまう。
発生させる場合には、一般にダミーパターン追加アルゴ
リズムを用いて、本来のレイアウトパターンに対して自
動的にダミーパターンが発生される。このため、ダミー
パターンの形状は、本来のレイアウトパターンの形状の
影響を受けて発生され、各製品ごとに異なったものとな
る。このように、設計者は、発生されるダミーパターン
の形状を正確に予測することが不可能である。このた
め、ダミーパターン発生後に、設計者がパターンを検証
することが非常に困難となってしまう。
【０００８】また、図１０に示すように、ダミーパター
ンにより例えば多結晶シリコン膜４を形成した部分で
は、例えばＡｌ膜５等の上層配線膜の容量を増加させて
しまう。図１０は、例として多結晶シリコン膜４のダミ
ーパターンを発生させた領域の断面図を示している。こ
こでは、半導体基板１１上に、層間絶縁膜１２を介して
ダミーパターンによる多結晶シリコン膜４が形成されて
おり、さらに層間絶縁膜１３を介してＡｌ膜５が形成さ
れている。このように、ダミーパターンを形成した部分
では、Ａｌ膜５と多結晶シリコン膜４との間の層間絶縁
膜１３の膜厚Ｔox2 が、Ａｌ膜５と半導体基板１１との
間の層間絶縁膜１２および１３の膜厚Ｔox1 に比べて薄
くなるため、Ａｌ膜配線層の単位長さ当たりの配線容量
が増加してしまう。
ンにより例えば多結晶シリコン膜４を形成した部分で
は、例えばＡｌ膜５等の上層配線膜の容量を増加させて
しまう。図１０は、例として多結晶シリコン膜４のダミ
ーパターンを発生させた領域の断面図を示している。こ
こでは、半導体基板１１上に、層間絶縁膜１２を介して
ダミーパターンによる多結晶シリコン膜４が形成されて
おり、さらに層間絶縁膜１３を介してＡｌ膜５が形成さ
れている。このように、ダミーパターンを形成した部分
では、Ａｌ膜５と多結晶シリコン膜４との間の層間絶縁
膜１３の膜厚Ｔox2 が、Ａｌ膜５と半導体基板１１との
間の層間絶縁膜１２および１３の膜厚Ｔox1 に比べて薄
くなるため、Ａｌ膜配線層の単位長さ当たりの配線容量
が増加してしまう。
【０００９】一方、手または計算機処理によりダミーパ
ターンを追加した場合には、その発生方法の限界に起因
して、ダミーパターンをベタパターンとする場合が多
い。このため、このような領域では、配線容量が大幅に
増大する。
ターンを追加した場合には、その発生方法の限界に起因
して、ダミーパターンをベタパターンとする場合が多
い。このため、このような領域では、配線容量が大幅に
増大する。
【００１０】また、前述のように発生方法の限界から、
半導体装置上に均一にダミーパターンを発生させること
が困難であるため、ダミーパターンに疎密が生じてしま
う。このため、ダミーパターンが密に形成された領域
と、ほとんど形成されていない領域とにおいて、配線容
量の増加が不均一となる。これにより、ダミーパターン
に起因して配線遅延が増加する等、能力の低下を予測す
ることが非常に困難である。
半導体装置上に均一にダミーパターンを発生させること
が困難であるため、ダミーパターンに疎密が生じてしま
う。このため、ダミーパターンが密に形成された領域
と、ほとんど形成されていない領域とにおいて、配線容
量の増加が不均一となる。これにより、ダミーパターン
に起因して配線遅延が増加する等、能力の低下を予測す
ることが非常に困難である。
【００１１】
【発明が解決しようとする課題】このように、従来のパ
ターン発生方法では、手のみまたは計算機処理のみによ
りダミーパターンを発生させるため、誤りが生じやすい
という問題があった。また、従来のパターン発生方法に
より充分な被覆率を達成するためには、ダミーパターン
に疎密が生じる可能が高いという問題があった。このた
め、配線容量が半導体装置内において不均一に増加する
ことにより、ダミーパターンによる半導体装置の能力の
劣化を予測することが困難であった。
ターン発生方法では、手のみまたは計算機処理のみによ
りダミーパターンを発生させるため、誤りが生じやすい
という問題があった。また、従来のパターン発生方法に
より充分な被覆率を達成するためには、ダミーパターン
に疎密が生じる可能が高いという問題があった。このた
め、配線容量が半導体装置内において不均一に増加する
ことにより、ダミーパターンによる半導体装置の能力の
劣化を予測することが困難であった。
【００１２】本発明の目的は、製品ごとにダミーパター
ンを作りかえる必要がなく、充分な被覆率を有する均一
なダミーパターンを誤りなく発生し、配線容量の増加に
よる半導体装置の能力の劣化を簡単に予測することがで
きるパターン発生方法を提供することである。
ンを作りかえる必要がなく、充分な被覆率を有する均一
なダミーパターンを誤りなく発生し、配線容量の増加に
よる半導体装置の能力の劣化を簡単に予測することがで
きるパターン発生方法を提供することである。
【００１３】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明によるパターン発生方法は、パ
ターンセルをアレイ状に発生させることにより標準ダミ
ーパターンを発生させ、装置を機能させるために必要な
第１のパターンに基づいてダミーパターンを発生させる
ことが可能な領域を設定し、前記標準ダミーパターンの
前記領域内に位置するパターンセルを選択してダミーパ
ターンを形成し、このダミーパターンと前記第１のパタ
ーンとを合成してレイアウトパターンを発生させること
を特徴とする。
達成するために、本発明によるパターン発生方法は、パ
ターンセルをアレイ状に発生させることにより標準ダミ
ーパターンを発生させ、装置を機能させるために必要な
第１のパターンに基づいてダミーパターンを発生させる
ことが可能な領域を設定し、前記標準ダミーパターンの
前記領域内に位置するパターンセルを選択してダミーパ
ターンを形成し、このダミーパターンと前記第１のパタ
ーンとを合成してレイアウトパターンを発生させること
を特徴とする。
【００１４】また、本発明によるパターン発生方法は、
パターンセルをアレイ状に発生させることにより標準ダ
ミーパターンを発生させ、装置を機能させるために必要
な第１のパターンに基づいてダミーパターンを発生させ
ることを禁止する領域を設定し、前記標準ダミーパター
ンより前記領域内に位置するパターンセルを削除したダ
ミーパターンを形成し、このダミーパターンと前記第１
のパターンとを合成してレイアウトパターンを発生させ
ることを特徴とする。
パターンセルをアレイ状に発生させることにより標準ダ
ミーパターンを発生させ、装置を機能させるために必要
な第１のパターンに基づいてダミーパターンを発生させ
ることを禁止する領域を設定し、前記標準ダミーパター
ンより前記領域内に位置するパターンセルを削除したダ
ミーパターンを形成し、このダミーパターンと前記第１
のパターンとを合成してレイアウトパターンを発生させ
ることを特徴とする。
【００１５】このように、上記パターン発生方法では、
あらかじめ標準ダミーパターンを発生させておき、この
標準ダミーパターンからダミーパターン発生可能領域内
のパターンセルを選択、またはダミーパターン発生禁止
領域からパターンセルを削除することにより、ダミーパ
ターンを形成するため、あらかじめ発生される標準ダミ
ーパターンを、第１のパターンと無関係に発生させるこ
とが可能である。このため、標準ダミーパターンは、パ
ターンセルをアレイ状に発生させるという単純な作業に
より発生させることができるため、誤りが発生する可能
性を低減し、さらに、十分な被覆率を有するように発生
させることが可能となる。また、標準ダミーパターンを
第１のパターンと無関係に発生させることができるた
め、装置全体に均一に発生させることができる。これに
より、ダミーパターンによる配線容量の増加を容易に算
出することができ、装置の能力の劣化を容易に予想する
ことが可能となる。
あらかじめ標準ダミーパターンを発生させておき、この
標準ダミーパターンからダミーパターン発生可能領域内
のパターンセルを選択、またはダミーパターン発生禁止
領域からパターンセルを削除することにより、ダミーパ
ターンを形成するため、あらかじめ発生される標準ダミ
ーパターンを、第１のパターンと無関係に発生させるこ
とが可能である。このため、標準ダミーパターンは、パ
ターンセルをアレイ状に発生させるという単純な作業に
より発生させることができるため、誤りが発生する可能
性を低減し、さらに、十分な被覆率を有するように発生
させることが可能となる。また、標準ダミーパターンを
第１のパターンと無関係に発生させることができるた
め、装置全体に均一に発生させることができる。これに
より、ダミーパターンによる配線容量の増加を容易に算
出することができ、装置の能力の劣化を容易に予想する
ことが可能となる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。ここでは、例として多結晶
シリコン膜のレイアウトパターンを発生させる方法につ
いて説明する。
て図面を参照して説明する。ここでは、例として多結晶
シリコン膜のレイアウトパターンを発生させる方法につ
いて説明する。
【００１７】本実施の形態における多結晶シリコン膜
は、本来、例えば図１に１および１´で示すようなレイ
アウトパターンを有している。ここで、２ａ、２ｂ、２
ｃは例えば素子領域を示し、例えばパターン設計等の要
請により、素子領域２ａと素子領域２ｂとは接近して形
成されているが、素子領域２ｃは素子領域２ａおよび２
ｂから離れて配置されている。このように、多結晶シリ
コン膜のパターン１と１´とは、その間隔が離れて形成
されており、被覆率が非常に小さい。このため、前述の
ようなローディング効果を抑制するために、例えば多結
晶シリコン膜のパターン１と１´との間にダミーパター
ンを設けて、被覆率を増加させる必要がある。
は、本来、例えば図１に１および１´で示すようなレイ
アウトパターンを有している。ここで、２ａ、２ｂ、２
ｃは例えば素子領域を示し、例えばパターン設計等の要
請により、素子領域２ａと素子領域２ｂとは接近して形
成されているが、素子領域２ｃは素子領域２ａおよび２
ｂから離れて配置されている。このように、多結晶シリ
コン膜のパターン１と１´とは、その間隔が離れて形成
されており、被覆率が非常に小さい。このため、前述の
ようなローディング効果を抑制するために、例えば多結
晶シリコン膜のパターン１と１´との間にダミーパター
ンを設けて、被覆率を増加させる必要がある。
【００１８】次に、このような本来のレイアウトパター
ンに関係なく、例えば図２に示すような単純な形状のパ
ターンセル４を、半導体装置の全体にアレイ状に発生さ
せ、標準ダミーパターンとする。図２に示すパターンセ
ル４を使用した場合には１３％の被覆率を達成すること
ができる。また、破線で１例を示すように、パターンセ
ル４´のように大きなパターンセルを各パターンセルと
して使用した場合には、３０％の被覆率を達成すること
ができる。このように、パターンセル４の面積は、所望
の被覆率に応じて、適宜設定することができる。
ンに関係なく、例えば図２に示すような単純な形状のパ
ターンセル４を、半導体装置の全体にアレイ状に発生さ
せ、標準ダミーパターンとする。図２に示すパターンセ
ル４を使用した場合には１３％の被覆率を達成すること
ができる。また、破線で１例を示すように、パターンセ
ル４´のように大きなパターンセルを各パターンセルと
して使用した場合には、３０％の被覆率を達成すること
ができる。このように、パターンセル４の面積は、所望
の被覆率に応じて、適宜設定することができる。
【００１９】また、パターンセル４は、例えばＡｌ膜の
パターンを考慮して、配線容量が均一化するように配列
されることが望ましい。例えば、図３に示すように、Ａ
ｌ膜配線５が例えばＸＹ軸に沿って形成される場合に
は、多結晶シリコン膜のパターンセル４をＸＹ軸に対し
て斜めに配列する。
パターンを考慮して、配線容量が均一化するように配列
されることが望ましい。例えば、図３に示すように、Ａ
ｌ膜配線５が例えばＸＹ軸に沿って形成される場合に
は、多結晶シリコン膜のパターンセル４をＸＹ軸に対し
て斜めに配列する。
【００２０】パターンセル４が、ＸＹ軸に平行に発生さ
れ、Ａｌ膜配線５と平行に配列された場合には、特定の
Ａｌ膜配線の下方にのみダミーパターンが形成され、他
の配線の下方にはダミーパターンが全く形成されないと
いう不均一が生じてしまう。このため、特定のＡｌ配線
の容量のみが増大し、他の配線の容量は変化しないこと
になり、半導体装置の能力が著しく低下してしまう。こ
れを防止するために、パターンセル４と例えばＸ軸およ
びＹ軸との間の距離が一様に変化するように、配列させ
る必要がある。
れ、Ａｌ膜配線５と平行に配列された場合には、特定の
Ａｌ膜配線の下方にのみダミーパターンが形成され、他
の配線の下方にはダミーパターンが全く形成されないと
いう不均一が生じてしまう。このため、特定のＡｌ配線
の容量のみが増大し、他の配線の容量は変化しないこと
になり、半導体装置の能力が著しく低下してしまう。こ
れを防止するために、パターンセル４と例えばＸ軸およ
びＹ軸との間の距離が一様に変化するように、配列させ
る必要がある。
【００２１】このようにすることにより、Ｘ軸Ｙ軸に平
行に形成されたＡｌ膜配線５の容量の増加を半導体装置
全体においてほぼ均一にすることが可能となる。次に、
図４に示すように、多結晶シリコン膜の本来のレイアウ
トパターン１と、必要に応じて例えば素子領域のレイア
ウトパターン２から、設計ルールに従って、例えば計算
機処理により、ダミーパターン発生可能領域６を設定す
る。図４では、ダミーパターン発生可能領域６は斜線部
により示され、例えば境界線３の外側の領域として設定
されている。
行に形成されたＡｌ膜配線５の容量の増加を半導体装置
全体においてほぼ均一にすることが可能となる。次に、
図４に示すように、多結晶シリコン膜の本来のレイアウ
トパターン１と、必要に応じて例えば素子領域のレイア
ウトパターン２から、設計ルールに従って、例えば計算
機処理により、ダミーパターン発生可能領域６を設定す
る。図４では、ダミーパターン発生可能領域６は斜線部
により示され、例えば境界線３の外側の領域として設定
されている。
【００２２】この後、このダミーパターン発生可能領域
６と前述の標準ダミーパターンとのＡＮＤ処理を行い、
図５に示すように、ダミーパターン７を発生させる。こ
こで、必要に応じて、図５に破線で示すように、領域６
の内部に一部が含まれるパターンセル４ａを削除するこ
とにより、設計ルール違反を防止することができる。
６と前述の標準ダミーパターンとのＡＮＤ処理を行い、
図５に示すように、ダミーパターン７を発生させる。こ
こで、必要に応じて、図５に破線で示すように、領域６
の内部に一部が含まれるパターンセル４ａを削除するこ
とにより、設計ルール違反を防止することができる。
【００２３】次に、図１に示す本来のパターン１と、図
５に示すダミーパターン７とのＯＲ処理を行い、レイア
ウトパターンが完成する（図６）。ここで、図５に６ａ
として示す素子領域内の多結晶シリコン膜の被覆率は高
く、ほぼ均一である。これに対して、素子領域６ａの内
部とほぼ同様の被覆率を有するダミーパターンを発生す
ることにより、チップ全体を均一な被覆率とすることが
できる。
５に示すダミーパターン７とのＯＲ処理を行い、レイア
ウトパターンが完成する（図６）。ここで、図５に６ａ
として示す素子領域内の多結晶シリコン膜の被覆率は高
く、ほぼ均一である。これに対して、素子領域６ａの内
部とほぼ同様の被覆率を有するダミーパターンを発生す
ることにより、チップ全体を均一な被覆率とすることが
できる。
【００２４】このように、本実施の形態によれば、あら
かじめ標準ダミーパターンを形成しておくという簡単な
作業を追加するだけで、ＣＡＤ処理により、レイアウト
パターンを形成することができる。このため、本来のパ
ターンにダミーパターンを追加してレイアウトパターン
を形成する時に誤りが発生する可能性を低減することが
できる。
かじめ標準ダミーパターンを形成しておくという簡単な
作業を追加するだけで、ＣＡＤ処理により、レイアウト
パターンを形成することができる。このため、本来のパ
ターンにダミーパターンを追加してレイアウトパターン
を形成する時に誤りが発生する可能性を低減することが
できる。
【００２５】また、標準ダミーパターンを用いて、簡単
に被覆率を増加させることができるため、エッチング時
にローディング効果によりたとえば多結晶シリコン膜の
側面下部がオーバーエッチングされることを防止するこ
とができ、歩留まりを向上させることが可能となる。
に被覆率を増加させることができるため、エッチング時
にローディング効果によりたとえば多結晶シリコン膜の
側面下部がオーバーエッチングされることを防止するこ
とができ、歩留まりを向上させることが可能となる。
【００２６】また、標準ダミーパターンは、あらかじめ
標準化されているため、本来のパターン１に追加した後
のレイアウトパターンを容易に検証することができる。
さらに、本実施の形態による標準ダミーパターンは、例
えば図３に示すように、Ｘ軸Ｙ軸に対して斜めに配列さ
れたパターンセル４により構成されているため、任意の
Ｘ軸Ｙ軸に沿って被覆率が均一となる。これにより、標
準ダミーパターン上に形成される例えばＡｌ膜配線の配
線容量は均一に増加する。このため、この配線容量の増
加による回路のスピードの劣化を均一とすることができ
る。また、標準ダミーパターンは、あらかじめ標準化さ
れているため、このダミーパターンの追加による容量の
増加と、この容量増加に起因した能力の劣化を容易に予
想することができる。このため、ダミーパターンを追加
してレイアウトパターンを決定する前に、半導体装置の
能力の検証を、例えばシュミレーション等を用いて容易
に行うことができる。
標準化されているため、本来のパターン１に追加した後
のレイアウトパターンを容易に検証することができる。
さらに、本実施の形態による標準ダミーパターンは、例
えば図３に示すように、Ｘ軸Ｙ軸に対して斜めに配列さ
れたパターンセル４により構成されているため、任意の
Ｘ軸Ｙ軸に沿って被覆率が均一となる。これにより、標
準ダミーパターン上に形成される例えばＡｌ膜配線の配
線容量は均一に増加する。このため、この配線容量の増
加による回路のスピードの劣化を均一とすることができ
る。また、標準ダミーパターンは、あらかじめ標準化さ
れているため、このダミーパターンの追加による容量の
増加と、この容量増加に起因した能力の劣化を容易に予
想することができる。このため、ダミーパターンを追加
してレイアウトパターンを決定する前に、半導体装置の
能力の検証を、例えばシュミレーション等を用いて容易
に行うことができる。
【００２７】このように、本実施の形態によれば、特に
ダミーパターンを追加したことによる半導体装置の性能
の変化を、実際に試作する必要なく、例えば計算機によ
り、簡単に検証することができるため、開発に要する時
間および費用を大幅に削減することができる。
ダミーパターンを追加したことによる半導体装置の性能
の変化を、実際に試作する必要なく、例えば計算機によ
り、簡単に検証することができるため、開発に要する時
間および費用を大幅に削減することができる。
【００２８】次に、本発明の第２の実施の形態として、
上記第１の実施の形態と同様の標準ダミーパターンを用
いて、他のＣＡＤ処理により、レイアウトパターンを作
成する方法について説明する。
上記第１の実施の形態と同様の標準ダミーパターンを用
いて、他のＣＡＤ処理により、レイアウトパターンを作
成する方法について説明する。
【００２９】前述の第１の実施の形態では、図１に示す
多結晶シリコン膜の本来のパターン１に基づいてダミー
パターン発生可能領域６を設定したが、本実施の形態で
は、図１に示す多結晶シリコン膜の本来のパターン１に
基づいて、設計ルールより、ダミーパターン発生禁止領
域８を設定する。このダミーパターン発生禁止領域８
は、図７に斜線部として示されている。
多結晶シリコン膜の本来のパターン１に基づいてダミー
パターン発生可能領域６を設定したが、本実施の形態で
は、図１に示す多結晶シリコン膜の本来のパターン１に
基づいて、設計ルールより、ダミーパターン発生禁止領
域８を設定する。このダミーパターン発生禁止領域８
は、図７に斜線部として示されている。
【００３０】次に、前述の第１の実施の形態と同様の標
準ダミーパターンから、ダミーパターン発生禁止領域８
に包含または接触しているパターンセル４を削除して、
図８に示すようなダミーパターン９を発生させる。
準ダミーパターンから、ダミーパターン発生禁止領域８
に包含または接触しているパターンセル４を削除して、
図８に示すようなダミーパターン９を発生させる。
【００３１】この後、この図８に示すダミーパターン９
と、図１に示す本来のパターン１とを加算して、図６に
示すようなレイアウトパターンが完成する。以上のよう
に本実施の形態では、前述の第１の実施の形態とＣＡＤ
処理の方法が異なることを除けば、前述の第１の実施の
形態と同様に実施することが可能であり、前述の第１の
実施の形態と同様の効果を有する。
と、図１に示す本来のパターン１とを加算して、図６に
示すようなレイアウトパターンが完成する。以上のよう
に本実施の形態では、前述の第１の実施の形態とＣＡＤ
処理の方法が異なることを除けば、前述の第１の実施の
形態と同様に実施することが可能であり、前述の第１の
実施の形態と同様の効果を有する。
【００３２】なお、上記第１および第２の実施の形態で
は、例として多結晶シリコン膜のレイアウトパターンに
ついて説明したが、例えばＡｌ膜、Ｃｕ膜、Ｗ等の高融
点金属膜、ＷＳｉ等の高融点金属シリサイド膜等の他の
導電膜に適用することも可能である。さらに、導電膜の
レイアウトパターンに限らず、例えば前述のローディン
グ効果のように、被覆率に起因した加工上の問題が生じ
る可能性のあるあらゆるレイアウトパターンに適用する
ことが可能である。
は、例として多結晶シリコン膜のレイアウトパターンに
ついて説明したが、例えばＡｌ膜、Ｃｕ膜、Ｗ等の高融
点金属膜、ＷＳｉ等の高融点金属シリサイド膜等の他の
導電膜に適用することも可能である。さらに、導電膜の
レイアウトパターンに限らず、例えば前述のローディン
グ効果のように、被覆率に起因した加工上の問題が生じ
る可能性のあるあらゆるレイアウトパターンに適用する
ことが可能である。
【００３３】また、あらかじめ形成される標準ダミーパ
ターンのパターンセル４は、前述のように四角形である
必要はなく、被覆率および配線容量等が簡単に算出する
ことができる単純な形状であれば、他の形状のパターン
セルを用いることも可能である。
ターンのパターンセル４は、前述のように四角形である
必要はなく、被覆率および配線容量等が簡単に算出する
ことができる単純な形状であれば、他の形状のパターン
セルを用いることも可能である。
【００３４】ただし、半導体装置全体にできるかぎり均
一にダミーパターンを発生させるために、標準ダミーパ
ターンに使用される個々のパターンセル４は、小面積で
あることが望ましい。
一にダミーパターンを発生させるために、標準ダミーパ
ターンに使用される個々のパターンセル４は、小面積で
あることが望ましい。
【００３５】また、ダミーパターンの追加によるＣＡＤ
処理時間の増加を防止するため、標準ダミーパターンの
パターンセル４の数は少ない方が望ましい。このため、
例えば図９に示すように、パターンセル４の面積を大き
くすることにより、被覆率を確保し、同時にパターンセ
ル４の数を減らすことができる。
処理時間の増加を防止するため、標準ダミーパターンの
パターンセル４の数は少ない方が望ましい。このため、
例えば図９に示すように、パターンセル４の面積を大き
くすることにより、被覆率を確保し、同時にパターンセ
ル４の数を減らすことができる。
【００３６】以上の２つの観点より、パターンセル４の
面積は、多結晶シリコン膜の本来のパターン１の最小加
工寸法を用いてパターンセルを形成した場合の面積の１
０倍以上１０００倍以下が望ましい。
面積は、多結晶シリコン膜の本来のパターン１の最小加
工寸法を用いてパターンセルを形成した場合の面積の１
０倍以上１０００倍以下が望ましい。
【００３７】
【発明の効果】以上のように、本発明によるパターン発
生方法では、充分な被覆率を有する均一なダミーパター
ンを誤りなく発生し、配線容量の増加による半導体装置
の能力の劣化を簡単に予測することができる。
生方法では、充分な被覆率を有する均一なダミーパター
ンを誤りなく発生し、配線容量の増加による半導体装置
の能力の劣化を簡単に予測することができる。
【図１】本発明の実施の形態による半導体装置における
多結晶シリコン膜および素子領域のパターンを示す上面
図。
多結晶シリコン膜および素子領域のパターンを示す上面
図。
【図２】本発明の実施の形態による標準ダミーパターン
を示す上面図。
を示す上面図。
【図３】本発明の実施の形態による標準ダミーパターン
およびＡｌ膜配線のパターンを示す上面図。
およびＡｌ膜配線のパターンを示す上面図。
【図４】本発明の第１の実施の形態によるダミーパター
ン発生可能領域を示す上面図。
ン発生可能領域を示す上面図。
【図５】本発明の第１の実施の形態により発生されたダ
ミーパターンを示す上面図。
ミーパターンを示す上面図。
【図６】本発明の第１の実施の形態により形成されたレ
イアウトパターンを示す上面図。
イアウトパターンを示す上面図。
【図７】本発明の第２の実施の形態によるダミーパター
ン発生禁止領域を示す上面図。
ン発生禁止領域を示す上面図。
【図８】本発明の第２の実施の形態により発生されたダ
ミーパターンを示す上面図。
ミーパターンを示す上面図。
【図９】本発明の他の標準ダミーパターンを用いて形成
されたレイアウトパターンを示す上面図。
されたレイアウトパターンを示す上面図。
【図１０】半導体装置においてダミーパターンにより多
結晶シリコン膜が形成された領域の断面図。
結晶シリコン膜が形成された領域の断面図。
１…多結晶シリコン膜、２…素子領域、３…境界、４…
パターンセル、５…Ａｌ膜、６…ダミーパターン発生可
能領域、７、９…ダミーパターン、８…ダミーパターン
禁止領域、１１…半導体基板、１２、１３…層間絶縁膜
パターンセル、５…Ａｌ膜、６…ダミーパターン発生可
能領域、７、９…ダミーパターン、８…ダミーパターン
禁止領域、１１…半導体基板、１２、１３…層間絶縁膜
Claims (9)
- 【請求項１】 パターンセルをアレイ状に発生させるこ
とにより標準ダミーパターンを発生させ、装置を機能さ
せるために必要な第１のパターンに基づいてダミーパタ
ーンを発生させることが可能な領域を設定し、前記標準
ダミーパターンの前記領域内に位置するパターンセルを
選択してダミーパターンを形成し、このダミーパターン
と前記第１のパターンとを合成してレイアウトパターン
を発生させることを特徴とするパターン発生方法。 - 【請求項２】 パターンセルをアレイ状に発生させるこ
とにより標準ダミーパターンを発生させ、装置を機能さ
せるために必要な第１のパターンに基づいてダミーパタ
ーンを発生させることを禁止する領域を設定し、前記標
準ダミーパターンより前記領域内に位置するパターンセ
ルを削除したダミーパターンを形成し、このダミーパタ
ーンと前記第１のパターンとを合成してレイアウトパタ
ーンを発生させることを特徴とするパターン発生方法。 - 【請求項３】 前記パターンセルは単純な形状を有し、
前記標準ダミーパターンは前記パターンセルを均等な間
隔を有するように配列することにより発生される請求項
１または２記載のパターン発生方法。 - 【請求項４】 前記ダミーパターンを形成する時に、前
記領域内に少なくとも一部が含まれるパターンセルを削
除する請求項１乃至３記載のパターン発生方法。 - 【請求項５】 前記標準ダミーパターンは、装置を機能
させるために必要な第２のパターンと、均等に重なるよ
うに発生される請求項１乃至４記載のパターン発生方
法。 - 【請求項６】 前記標準ダミーパターンは、前記パター
ンセルを装置の基本軸に対して斜めに配列することによ
り発生される請求項１乃至５記載のパターン発生方法。 - 【請求項７】 前記ダミーパターンは、多結晶シリコン
膜のパターンにより構成される請求項１乃至６記載のパ
ターン発生方法。 - 【請求項８】 前記ダミーパターンは、アルミニウム膜
のパターンにより構成される請求項１乃至６記載のパタ
ーン発生方法。 - 【請求項９】 前記パターンセルは、前記第１のパター
ンに対して設定された最小寸法を用いて形成されたパタ
ーンセルの面積の１０倍以上の面積を有する請求項１乃
至８記載のパターン発生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31258795A JP3247600B2 (ja) | 1995-11-30 | 1995-11-30 | パターン発生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31258795A JP3247600B2 (ja) | 1995-11-30 | 1995-11-30 | パターン発生方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153550A true JPH09153550A (ja) | 1997-06-10 |
| JP3247600B2 JP3247600B2 (ja) | 2002-01-15 |
Family
ID=18031002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31258795A Expired - Lifetime JP3247600B2 (ja) | 1995-11-30 | 1995-11-30 | パターン発生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247600B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985699A (en) * | 1997-06-09 | 1999-11-16 | Nec Corporation | Method for designing semiconductor integrated circuit |
| US6253357B1 (en) | 1998-03-19 | 2001-06-26 | Nec Corporation | Arranging/wiring method of semiconductor device, and semiconductor device arranging/wiring apparatus capable of preventing erroneous operation of actual device, while reducing chip size |
| JP2002312417A (ja) * | 2001-04-13 | 2002-10-25 | Dainippon Printing Co Ltd | 付加図形付きのフォトマスクパタンデータの検証方法 |
| US6560765B2 (en) | 2000-03-15 | 2003-05-06 | Seiko Epson Corporation | Method for generating mask data, mask and computer readable recording media |
| US6888250B2 (en) | 2000-03-17 | 2005-05-03 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US6992392B2 (en) * | 2001-08-23 | 2006-01-31 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the same |
| US7007265B2 (en) | 2001-09-07 | 2006-02-28 | Seiko Epson Corporation | Method for generating mask data, masks, recording media, and method for manufacturing semiconductor devices |
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|---|---|---|---|---|
| JP4121356B2 (ja) | 2002-10-31 | 2008-07-23 | 富士通株式会社 | 半導体装置 |
-
1995
- 1995-11-30 JP JP31258795A patent/JP3247600B2/ja not_active Expired - Lifetime
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9953922B2 (en) | 2000-03-17 | 2018-04-24 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
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| US10930635B2 (en) | 2000-03-17 | 2021-02-23 | Seiko Epson Corporation | Semiconductor device |
| US10679979B2 (en) | 2000-03-17 | 2020-06-09 | Seiko Epson Corporation | Semiconductor device |
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| US8418114B2 (en) | 2000-03-17 | 2013-04-09 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
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| US8984466B2 (en) | 2000-03-17 | 2015-03-17 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
| US9455223B2 (en) | 2000-03-17 | 2016-09-27 | Seiko Epson Corporation | Semiconductor device, method for manufacturing the same, method for generating mask data, mask and computer readable recording medium |
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