CN104766785A - 调节多晶硅层表面沉积面积的方法 - Google Patents

调节多晶硅层表面沉积面积的方法 Download PDF

Info

Publication number
CN104766785A
CN104766785A CN201510149479.XA CN201510149479A CN104766785A CN 104766785 A CN104766785 A CN 104766785A CN 201510149479 A CN201510149479 A CN 201510149479A CN 104766785 A CN104766785 A CN 104766785A
Authority
CN
China
Prior art keywords
polysilicon
redundancy
graphics
redundant
surface deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510149479.XA
Other languages
English (en)
Inventor
蒋斌杰
于世瑞
毛智彪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201510149479.XA priority Critical patent/CN104766785A/zh
Publication of CN104766785A publication Critical patent/CN104766785A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种调节多晶硅层表面沉积面积的方法,包括:获取有源区、多晶硅和所有避让层的完整设计版图,标记出冗余区域;设定多晶硅层版图周长预设值;在冗余区域内填入横向宽度为w1、纵向长度为w2的重复矩形矩阵作为第一冗余多晶硅图形;计算出多晶硅设计版图的单位面积周长L0及第一冗余多晶硅图形的单位面积周长L1;实现第一冗余多晶硅图形在横向上的两两合并,合并一次得到单位面积周长为L2的第二冗余多晶硅图形,合并两次得到单位面积周长为L3的第三冗余多晶硅图形,合并n-1次后得到第n冗余多晶硅图形,根据公式确定第n冗余多晶硅图形的单位面积周长Ln的值,合并次数n-1满足使得Ln+L0的值最接近L的值的条件。

Description

调节多晶硅层表面沉积面积的方法
技术领域
本发明涉及半导体制造领域,更具体地说,本发明涉及一种调节多晶硅层表面沉积面积的方法。
背景技术
随着集成电路特征尺寸的不断缩小,半导体器件(Device)的设计尺寸越来越来越精密,栅极制作工艺上微小的波动都可能会对器件的性能产生不可忽略的影响,这就对半导体制造工艺稳定性的提出了越来越高的要求。但是工艺稳定性也不可避免地受到集成电路设计版图的影响,于是在比较先进的技术节点上,可制造性设计(DFM)的概念也已被广泛接受并且越来越多的应用在关键层中,多晶硅层的版图设计也不例外。例如在设计版图空旷区域填充冗余图形,能有效减少平坦化过程中的凹陷或突起现象;在靠近栅极周围加入器件辅助图形,能有效减小刻蚀负载效应(loading effect)对栅极关键尺寸的影响,提高栅极的线宽均匀性。
但是,目前在加入多晶硅冗余图形时很少考虑到对于多晶硅层表面沉积工艺影响,例如侧墙(spacer),金属硅化物阻挡层(SAB),内介电层(ILD)等。沉积厚度是沉积层的一个重要参数指标,它主要受到沉积速度、沉积时间以及沉积面积的影响,在保持沉积速度不变的条件下,沉积厚度与沉积时间成正比,与沉积面积成反比。当一个新的设计版图与当前量产品的设计版图在沉积面积上差异较大时,那么如果对新的设计版图直接使用当前的沉积工艺可能会使沉积厚度达不到目标值,影响产品良率;而重新调试沉积工艺又需要花费人力和时间,引起工艺的波动,影响出货的进度。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷,提供一种能够大大缩短多晶硅层表面沉积的工艺调试时间并减小工艺波动的调节多晶硅层表面沉积面积的方法。
为了实现上述技术目的,根据本发明,提供了一种调节多晶硅层表面沉积面积的方法,包括:第一步骤:获取有源区、多晶硅和所有避让层的完整设计版图,并通过逻辑运算标记出所有允许加入冗余多晶硅图形的冗余区域;第二步骤:设定多晶硅层版图周长预设值;第三步骤:根据设计版图的多晶硅局部密度在冗余区域内填入横向宽度为w1、纵向长度为w2的重复矩形矩阵作为第一冗余多晶硅图形,使得多晶硅层局部密度达到平坦化工艺要求;第四步骤:计算出多晶硅设计版图的单位面积周长L0以及第一冗余多晶硅图形的单位面积周长L1;第五步骤:通过版图逻辑运算实现第一冗余多晶硅图形在横向上的两两合并,合并一次得到单位面积周长为L2的第二冗余多晶硅图形,合并两次得到单位面积周长为L3的第三冗余多晶硅图形,合并n-1次后得到第n冗余多晶硅图形,第n冗余多晶硅图形的单位面积周长Ln的值根据公式确定,其中合并次数n-1满足使得Ln+L0的值最接近L的值的条件,将第n冗余多晶硅图形作为最终的冗余多晶硅图形。
优选地,所述避让层是需要与冗余多晶硅图形保持一定相对位置的层或标记层。
优选地,所述多晶硅层包括多晶硅和冗余多晶硅图形。
优选地,多晶硅层版图周长预设值为前一批量产产品多晶硅层版图的单位面积周长。
优选地,多晶硅层版图周长预设值是根据现有制造工艺确定的最优值。
优选地,第一冗余多晶硅图形的横向宽度w1为相应技术节点设计规则所允许的冗余图形最小宽度。
优选地,第一冗余多晶硅图形的纵向长度w2在相应技术节点设计规则所允许的冗余图形长度范围内。
优选地,所述第一冗余多晶硅图形的间距大于相应技术节点设计规则所允许的冗余图形间的最小距离。
优选地,在第四步骤中通过计算机自动计算出多晶硅设计版图的单位面积周长L0以及第一冗余多晶硅图形的单位面积周长L1。
优选地,第n冗余多晶硅图形的横向宽度在相应技术节点设计规则所允许的冗余图形长度范围内。
附图说明
结合附图,并通过参考下面的详细描述,将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征,其中:
图1示意性地示出了根据本发明优选实施例的调节多晶硅层表面沉积面积的方法的流程图。
图2示意性地示出了根据本发明优选实施例的调节多晶硅层表面沉积面积的方法的示意图。
需要说明的是,附图用于说明本发明,而非限制本发明。注意,表示结构的附图可能并非按比例绘制。并且,附图中,相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂,下面结合具体实施例和附图对本发明的内容进行详细描述。
多晶硅层在晶圆上表面积大小主要取决于多晶硅层版图的总周长,因为设计版图上的一条边在实际晶圆上就是一道“墙”(side wall),在“墙”高不变的条件下,版图周长越长,“墙”的面积也就越大,从而使得多晶硅层的表面积越大。本发明在集成电路设计版图中,根据多晶硅的局域密度加入第一冗余多晶硅图形,并通过计算机版图逻辑运算自动实现冗余图形简单合并来调节多晶硅层的单位面积周长,从而使其多晶硅层表面沉积总表面积与前一批量产产品保持一致,或者达到根据现有制造工艺确定的最优值,可以大大缩短多晶硅层表面沉积的工艺调试时间,减小工艺波动,从而为新产品出货争取了宝贵的时间,提高了效益,减少了机台折旧和人力成本。同时由于合并的过程不改变多晶硅层的版图密度,因此对平坦化工艺不会产生明显影响。
图1示意性地示出了根据本发明优选实施例的调节多晶硅层表面沉积面积的方法的流程图。
具体地说,如图1所示,根据本发明优选实施例的调节多晶硅层表面沉积面积的方法包括:
第一步骤S1:获取有源区、多晶硅和所有避让层的完整设计版图,并通过逻辑运算标记出所有允许加入冗余多晶硅图形的冗余区域。
例如,所述避让层是指需要与冗余多晶硅图形保持一定相对位置的层或标记层,防止冗余多晶硅图形的加入改变设计的电路或者对器件性能产生不良影响。
第二步骤S2:设定多晶硅层版图周长预设值。优选地,所述多晶硅层包括多晶硅和冗余多晶硅图形。优选地,多晶硅层版图周长预设值为前一批量产产品多晶硅层版图的单位面积周长,或者是根据现有制造工艺确定的最优值。
第三步骤S3:根据设计版图的多晶硅局部密度在冗余区域内填入横向宽度为w1、纵向长度为w2的重复矩形矩阵作为第一冗余多晶硅图形,使得多晶硅层局部密度达到平坦化工艺要求。
优选地,第一冗余多晶硅图形的横向宽度w1为相应技术节点设计规则所允许的冗余图形最小宽度。优选地,第一冗余多晶硅图形的纵向长度w2在相应技术节点设计规则所允许的冗余图形长度范围内。
优选地,所述第一冗余多晶硅图形的间距大于相应技术节点设计规则所允许的冗余图形间的最小距离。
第四步骤S4:通过计算机自动计算出多晶硅设计版图的单位面积周长L0以及第一冗余多晶硅图形的单位面积周长L1。
第五步骤S5:通过版图逻辑运算实现第一冗余多晶硅图形在横向上的两两合并(如图2所示),合并一次得到单位面积周长为L2的第二冗余多晶硅图形,合并两次得到单位面积周长为L3的第三冗余多晶硅图形,合并n-1次后得到第n冗余多晶硅图形,第n冗余多晶硅图形的单位面积周长Ln的值可以根据公式为确定,其中合并次数n-1满足使得Ln+L0的值最接近L的值的条件,由此可以计算出所需n的数值,则第n冗余多晶硅图形即为最终的冗余多晶硅图形。
其中,优选地,第n冗余多晶硅图形的横向宽度在相应技术节点设计规则所允许的冗余图形长度范围内。
下面描述具体实施例。
<具体实施例一>
本实施例以45nm技术节点和成熟的浸润式光刻工艺条件为例,提供一种用冗余多晶硅图形调节多晶硅层表面沉积面积的方法。
首先,获取有源区、多晶硅和所有避让层(keep off layers)的完整设计版图,并通过逻辑运算标记出所有允许加入冗余多晶硅图形(dummy PO,DPO)的区域,称之为冗余区域。其中避让层是指需要与冗余多晶硅图形保持一定相对位置的层或标记层,防止冗余多晶硅图形的加入改变设计的电路或者对器件性能产生不良影响。
随后,设定多晶硅层版图周长预设值L为8um/um2,其中8um/um2即为前一批量产产品多晶硅层版图的单位面积周长。
随后,根据设计版图的多晶硅局部密度在冗余区域内填入第一冗余多晶硅图形,使得多晶硅层局部密度达到平坦化工艺要求。第一冗余多晶硅图形为重复矩形矩阵,其X方向的宽度为w1=0.32um(45nm技术节点设计规则允许的冗余图形最小宽度),Y方向的长度为w2=5.12um。第一冗余多晶硅图形之间的最小间距为0.28um。通过计算机自动计算出当前多晶硅设计版图的单位面积周长L0=7.6um/um2,第一冗余多晶硅图形单位面积周长L1=1.2um/um2
随后,通过版图逻辑运算实现第一冗余多晶硅图形在X方向上的两两合并,如附图1所示,合并一次得到第二冗余多晶硅图形,根据公式得到其单位面积周长L2=0.635um/um2;合并两次得到第三冗余多晶硅图形,其单位面积周长为L3=0.353um/um2;合并三次得到第四冗余多晶硅图形,其单位面积周长为L4=0.212um/um2;合并四次得到第五冗余多晶硅图形,其单位面积周长为L5=0.141um/um2。由此可见,L3+L0=7.953um/um2,最接近预设值8um/um2。所以将第一冗余多晶硅图形合并两次得到第三冗余多晶硅图形作为最终的冗余多晶硅图形。
<具体实施例二>
本实施例以32nm技术节点和成熟的浸润式光刻工艺条件为例,提供一种用冗余多晶硅图形调节多晶硅层表面沉积面积的方法。
首先,获取有源区、多晶硅和所有避让层的完整设计版图,并通过逻辑运算标记出所有允许加入冗余多晶硅图形的区域,称之为冗余区域。其中避让层是指需要与冗余多晶硅图形保持一定相对位置的层或标记层,防止冗余多晶硅图形的加入改变设计的电路或者对器件性能产生不良影响。
随后,设定多晶硅层版图周长预设值L为9um/um2,其中9um/um2为根据现有32nm技术节点制造工艺确定的产品多晶硅层版图最优单位面积周长。
随后,根据设计版图的多晶硅局部密度在冗余区域内填入第一冗余多晶硅图形,使得多晶硅层局部密度达到平坦化工艺要求。第一冗余多晶硅图形为重复矩形矩阵,其X方向的宽度为w1=0.12um(32nm技术节点设计规则允许的冗余图形最小宽度),Y方向的长度为w2=1.92um。第一冗余多晶硅图形之间的最小间距为0.12um。通过计算机自动计算出当前多晶硅设计版图的单位面积周长L0=7.5um/um2,第一冗余多晶硅图形单位面积周长L1=2.8um/um2
随后,通过版图逻辑运算实现第一冗余多晶硅图形在X方向上的两两合并,如附图1所示,合并一次得到第二冗余多晶硅图形,根据公式得到其单位面积周长L2=1.482um/um2;合并两次得到第三冗余多晶硅图形,其单位面积周长为L3=0.824um/um2;合并三次得到第四冗余多晶硅图形,其单位面积周长为L4=0.494um/um2;合并四次得到第五冗余多晶硅图形,其单位面积周长为L5=0.329um/um2。由此可见,L2+L0=8.982um/um2,最接近预设值9um/um2。所以将第一冗余多晶硅图形合并一次得到第二冗余多晶硅图形作为最终的冗余多晶硅图形。
需要说明的是,除非特别说明或者指出,否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种调节多晶硅层表面沉积面积的方法,其特征在于包括:
第一步骤:获取有源区、多晶硅和所有避让层的完整设计版图,并通过逻辑运算标记出所有允许加入冗余多晶硅图形的冗余区域;
第二步骤:设定多晶硅层版图周长预设值;
第三步骤:根据设计版图的多晶硅局部密度在冗余区域内填入横向宽度为w1、纵向长度为w2的重复矩形矩阵作为第一冗余多晶硅图形,使得多晶硅层局部密度达到平坦化工艺要求;
第四步骤:计算出多晶硅设计版图的单位面积周长L0以及第一冗余多晶硅图形的单位面积周长L1;
第五步骤:通过版图逻辑运算实现第一冗余多晶硅图形在横向上的两两合并,合并一次得到单位面积周长为L2的第二冗余多晶硅图形,合并两次得到单位面积周长为L3的第三冗余多晶硅图形,合并n-1次后得到第n冗余多晶硅图形,第n冗余多晶硅图形的单位面积周长Ln的值根据公式确定,其中合并次数n-1满足使得Ln+L0的值最接近L的值的条件,将第n冗余多晶硅图形作为最终的冗余多晶硅图形。
2.根据权利要求1所述的调节多晶硅层表面沉积面积的方法,其特征在于,所述避让层是需要与冗余多晶硅图形保持一定相对位置的层或标记层。
3.根据权利要求1或2所述的调节多晶硅层表面沉积面积的方法,其特征在于,所述多晶硅层包括多晶硅和冗余多晶硅图形。
4.根据权利要求1或2所述的调节多晶硅层表面沉积面积的方法,其特征在于,多晶硅层版图周长预设值为前一批量产产品多晶硅层版图的单位面积周长。
5.根据权利要求1或2所述的调节多晶硅层表面沉积面积的方法,其特征在于,多晶硅层版图周长预设值是根据现有制造工艺确定的最优值。
6.根据权利要求1或2所述的调节多晶硅层表面沉积面积的方法,其特征在于,第一冗余多晶硅图形的横向宽度w1为相应技术节点设计规则所允许的冗余图形最小宽度。
7.根据权利要求1或2所述的调节多晶硅层表面沉积面积的方法,其特征在于,第一冗余多晶硅图形的纵向长度w2在相应技术节点设计规则所允许的冗余图形长度范围内。
8.根据权利要求1或2所述的调节多晶硅层表面沉积面积的方法,其特征在于,所述第一冗余多晶硅图形的间距大于相应技术节点设计规则所允许的冗余图形间的最小距离。
9.根据权利要求1或2所述的调节多晶硅层表面沉积面积的方法,其特征在于,在第四步骤中通过计算机自动计算出多晶硅设计版图的单位面积周长L0以及第一冗余多晶硅图形的单位面积周长L1。
10.根据权利要求1或2所述的调节多晶硅层表面沉积面积的方法,其特征在于,第n冗余多晶硅图形的横向宽度在相应技术节点设计规则所允许的冗余图形长度范围内。
CN201510149479.XA 2015-03-31 2015-03-31 调节多晶硅层表面沉积面积的方法 Pending CN104766785A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510149479.XA CN104766785A (zh) 2015-03-31 2015-03-31 调节多晶硅层表面沉积面积的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510149479.XA CN104766785A (zh) 2015-03-31 2015-03-31 调节多晶硅层表面沉积面积的方法

Publications (1)

Publication Number Publication Date
CN104766785A true CN104766785A (zh) 2015-07-08

Family

ID=53648548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510149479.XA Pending CN104766785A (zh) 2015-03-31 2015-03-31 调节多晶硅层表面沉积面积的方法

Country Status (1)

Country Link
CN (1) CN104766785A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109101756A (zh) * 2018-08-31 2018-12-28 上海华力微电子有限公司 一种冗余图形添加方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970238A (en) * 1996-03-14 1999-10-19 Matsushita Electric Industrial Co., Ltd. Method and apparatus for generating planarizing pattern and semiconductor integrated circuit device
US20020061652A1 (en) * 2000-10-02 2002-05-23 Tokuhiko Tamaki Semiconductor integrated circuit device and method for fabricating the same
US20110072401A1 (en) * 2009-02-19 2011-03-24 Mentor Graphics Corporation Model-Based Fill
CN102468134A (zh) * 2010-11-16 2012-05-23 上海华虹Nec电子有限公司 利用冗余图形填充来调整芯片图形密度的方法
CN102663147A (zh) * 2012-02-28 2012-09-12 上海华力微电子有限公司 一种用于铜互连冗余金属图形的插入算法
CN102945302A (zh) * 2012-11-02 2013-02-27 上海华力微电子有限公司 一种划分高填充率冗余图形的方法
CN103838887A (zh) * 2012-11-21 2014-06-04 中芯国际集成电路制造(上海)有限公司 冗余金属图案形成方法
CN103886150A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种冗余图形的填充方法
CN103886153A (zh) * 2014-03-27 2014-06-25 上海华力微电子有限公司 一种多晶硅层器件辅助图形的绘制方法
CN104465650A (zh) * 2014-11-28 2015-03-25 上海华力微电子有限公司 一种在光刻版图中添加冗余图形的方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970238A (en) * 1996-03-14 1999-10-19 Matsushita Electric Industrial Co., Ltd. Method and apparatus for generating planarizing pattern and semiconductor integrated circuit device
US20020061652A1 (en) * 2000-10-02 2002-05-23 Tokuhiko Tamaki Semiconductor integrated circuit device and method for fabricating the same
US20110072401A1 (en) * 2009-02-19 2011-03-24 Mentor Graphics Corporation Model-Based Fill
CN102468134A (zh) * 2010-11-16 2012-05-23 上海华虹Nec电子有限公司 利用冗余图形填充来调整芯片图形密度的方法
CN102663147A (zh) * 2012-02-28 2012-09-12 上海华力微电子有限公司 一种用于铜互连冗余金属图形的插入算法
CN102945302A (zh) * 2012-11-02 2013-02-27 上海华力微电子有限公司 一种划分高填充率冗余图形的方法
CN103838887A (zh) * 2012-11-21 2014-06-04 中芯国际集成电路制造(上海)有限公司 冗余金属图案形成方法
CN103886150A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种冗余图形的填充方法
CN103886153A (zh) * 2014-03-27 2014-06-25 上海华力微电子有限公司 一种多晶硅层器件辅助图形的绘制方法
CN104465650A (zh) * 2014-11-28 2015-03-25 上海华力微电子有限公司 一种在光刻版图中添加冗余图形的方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109101756A (zh) * 2018-08-31 2018-12-28 上海华力微电子有限公司 一种冗余图形添加方法

Similar Documents

Publication Publication Date Title
US9551923B2 (en) Cut mask design layers to provide compact cell height
JP5416700B2 (ja) 配置配線システムにおける設計最適化のためのフィラーセル
US9659920B2 (en) Performance-driven and gradient-aware dummy insertion for gradient-sensitive array
US9026973B2 (en) System and method for arbitrary metal spacing for self-aligned double patterning
CN106094424A (zh) 带次分辨率辅助图形的冗余图形添加方法
US9245080B2 (en) Semiconductor device and method for making the same using semiconductor fin density design rules
KR101556440B1 (ko) 핀 그리드 상의 셀 및 매크로 배치
US20180294226A1 (en) Standard cell and an integrated circuit including the same
US11709985B2 (en) Semiconductor device including standard cells with combined active region
TWI666561B (zh) 用於在fdsoi中實施後偏置之放置及繞線方法
CN102799060A (zh) 虚设图案以及形成虚设图案的方法
US20160063167A1 (en) Method and system for via retargeting
US20180374792A1 (en) Layout technique for middle-end-of-line
US20190181130A1 (en) Integrated circuits including standard cells and method of manufacturing the integrated circuits
CN111326508A (zh) 高性能标准单元
CN103456795A (zh) 薄膜晶体管及其制作方法、阵列基板和显示装置
CN104750904B (zh) 用以改进晶体管匹配的方法
US7407824B2 (en) Guard ring for improved matching
CN104766785A (zh) 调节多晶硅层表面沉积面积的方法
US7315054B1 (en) Decoupling capacitor density while maintaining control over ACLV regions on a semiconductor integrated circuit
US7895550B2 (en) On chip local MOSFET sizing
US9378314B2 (en) Analytical model for predicting current mismatch in metal oxide semiconductor arrays
US20220327277A1 (en) Routing structure of semiconductor device and forming method thereof
US20170062582A1 (en) Dummy gate placement methodology to enhance integrated circuit performance
CN109376483B (zh) 一种lod应力效应spice建模的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20150708