JP5097501B2

JP5097501B2 - 半導体集積回路装置の製造方法

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Publication number: JP5097501B2
Application number: JP2007270820A
Authority: JP
Inventors: 隆松本; 純司野口; 隆文大島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2007-10-18
Filing date: 2007-10-18
Publication date: 2012-12-12
Anticipated expiration: 2027-10-18
Also published as: JP2009099821A; US20090106718A1; US8122405B2

Description

本発明は、半導体集積回路装置の製造方法に関し、特に、遅延時間の設計制約を満足するための半導体集積回路装置の最適化技術に関する。

タイミング最適化は、半導体集積回路装置の設計工程の随所で行われるもので、従来はＲＴＬ修正，論理セルの追加，論理セルの置き換えといったことが行われていた。論理セルの追加や置き換えは、トランジスタのサイズ変更やトランジスタの閾値切り替えによって、負荷の充放電の速度を調節することが目的となる。この為、このような修正を行うと、再論理合成，再機能検証といった設計の後戻りが発生し、設計期間が増大するという問題があった。

特許文献１には、かかる問題を解決するため、半導体集積回路装置のタイミング調整において隣接配線間の寄生容量を変えることを目的として、隣接配線間の距離を一部狭くしたり広くしたりすること（従来技術１）や、隣接配線間の絶縁膜の材質を部分的に変更すること（従来技術２）で、ディレイ違反を解消する方法が開示されている。

一方、半導体集積回路装置のプロセス世代が進むにつれて、トランジスタの動作速度が増すと共に、トランジスタ間を繋ぐ配線はその幅が細くなり、隣接配線間の距離も近くなるため、半導体集積回路装置（ＬＳＩ）の速度は、ゲート遅延から配線のＲＣ遅延が律束する割合が大きくなってきている。また、配線抵抗を低減するため、配線構造のアスペクト比（断面の縦横比）が高さ方向に長い長方形となり、隣接配線間の寄生容量が増大し、更なる配線ＲＣ遅延の増大を招いている。

このことから半導体デバイスのロードマップとして、配線ディレイを低減するためのさまざまな技術が提案されてきた。その１つが、配線層間絶縁膜としての低誘電率（ｌｏｗ−ｋ）材料の開発による配線間の寄生容量低減である。近年では、この低誘電率化の進歩も飽和しつつあり、次世代ではｌｏｗ−ｋ層間絶縁膜に多孔質性を加えた絶縁膜であるポーラスｌｏｗ−ｋ材料からなる配線層間絶縁膜が着目されていたが、材料の機械的な強度不足から信頼性の問題が残っていた。

そこで、次世代の配線構造として、同層の隣接配線間にボイドを残すＡｉｒ−Ｇａｐと呼ばれる技術が着目されている。なお、このＡｉｒ−Ｇａｐ技術は、特許文献２に開示されている。

特開２００３−３３８５４６号公報特開２００３−２９７９１８号公報

Ａｉｒ−Ｇａｐ技術では、所定間隔以下に近接した隣接配線間にボイド（Ａｉｒ−Ｇａｐ）が形成される。この為、上述の従来技術１にＡｉｒ−Ｇａｐ技術を適用した場合、所定間隔以上に隣接配線間の距離を広くするとボイド（Ａｉｒ−Ｇａｐ）が無くなり、従来技術１と異なり逆に隣接配線間の寄生容量が増大してしまうという問題が生ずる。また、ボイド（Ａｉｒ−Ｇａｐ）が形成される所定間隔以下の範囲での上述の従来技術１の配線負荷によるディレイ調整は、配線間距離依存性が極めて小さくなる為に、より長いの配線長に渡って配線引き直しを行う必要があり、配線チャネルを無駄に消費するという問題が生ずる。

さらに、上述の従来技術２は、配線層間絶縁膜に通常使用の絶縁材料に加えて新たな特別な絶縁材料を付加する技術である為、製造プロセスが複雑になることと、既存製造ラインへの付加設備を確保する必要があり、また、新材料の適用は信頼性の確保も含めコスト・ＴＡＴともに増大するという問題が生ずる。

本発明は、上記従来の課題を解消するためになされたものであり、Ａｉｒ−Ｇａｐ技術の適用を前提とし、製造プロセスへの付加を抑えコスト・ＴＡＴを増大させることなくタイミング最適化が可能となる半導体集積回路装置の製造方法を提供することを目的とする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体集積回路装置の製造方法は、回路設計を行う第１工程と、回路設計の情報に基づいてレイアウト設計を行う第２工程と、レイアウト設計の情報に基づいて半導体集積回路装置を製造する第３工程と備え、第２工程において、タイミング制約違反の有無を判定し、タイミング制約違反が検出された場合にこれを解消する為に信号やクロックの更なる遅延が必要な最適化対象配線とこれに所定間隔以下で近接する隣接配線の間（隣接配線間）の一部又は全部にボイド形成抑止領域を設定し、第３工程において、ボイド形成抑止領域内の最適化対象配線と隣接配線の間（隣接配線間）に絶縁膜を形成し、ボイド形成抑止領域外の最適化対象配線と隣接配線の間（隣接配線間）にボイドを形成するものである。

本発明によれば、製造プロセスへの付加を抑えコスト・ＴＡＴを増大させることなくタイミング最適化が可能となる半導体集積回路装置およびその製造方法を提供することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

図１は、本実施の形態における半導体集積回路装置の製造方法におけるレイアウト設計段階のフローチャートである。なお、このレイアウト設計に先立って回路設計が行われ、論理ファイル１には回路設計情報が格納されている。

レイアウト設計は、論理ブロック，フリップフロップ，バッファ等の配置を決定する配置工程Ｐ００と、配線の配置を決定する配線工程Ｒ００と、最終的な動作速度を確認する検証工程Ｖ００とから構成される。

配置工程Ｐ００は、回路設計情報に基づき、論理セル（論理ブロック及びフリップフロップ）を配置するセル配置工程Ｐ０１と、論理セル配置情報よりバッファを自動挿入するファンアウト調整工程Ｐ０２と、論理ブロック，フリップフロップ，バッファのそれぞれの端子間を配線する簡易配線工程Ｐ０３と、配線されたもののうち信号配線の信号ディレイ時間を計算する遅延時間計算工程Ｐ０４と、遅延時間計算工程Ｐ０４の結果に基づいて、論理セル間の信号ディレイ時間が所定時間内に収まっているか否かを検証する遅延時間チェック工程Ｐ０５とから構成される。なお、簡易配線工程Ｐ０３は、論理ブロック，フリップフロップ，バッファ等の配置の適否判断の為の仮の配線を行う工程で、実際の配線は、後に続く配線工程Ｒ００において行う。

遅延時間チェック工程Ｐ０５において信号ディレイ時間が所定時間内に収まっていない信号配線が抽出された場合には、セル配置工程Ｐ０１に戻り、遅延時間チェック工程Ｐ０５で全ての信号ディレイ時間が所定時間内に収まるまでＰ０１からＰ０４までの工程を繰り返し行う。全ての信号ディレイ時間が所定時間内に収まると、その際にセル配置工程Ｐ０１及びファンアウト調整工程にて決定した論理ブロック，フリップフロップ，バッファの配置情報を最終のものとして、次の配線工程Ｒ００に移行する。

配線工程Ｒ００は、配置工程Ｐ００にて決定した配置情報に基づき、クリティカルパスやクロック等を優先して配線した後に残りの配線を行う自動配線工程Ｒ０１と、並行配線長，波形チェックを行うｓｉｇｎａｌｉｎｔｅｇｒｉｔｙチェック工程Ｒ０２と、信号配線及びクロック配線の各配線長に基づいてそれぞれのディレイ時間を計算する遅延時間計算工程Ｒ０３と、遅延時間計算工程Ｒ０３で得た信号ディレイ時間及びクロックディレイ時間に基づいてタイミング制約違反の有無を判定するタイミング制約違反判定工程Ｒ０４と、タイミング制約違反判定工程Ｒ０４によってタイミング制約違反が抽出された場合にこれを解消するために信号配線或いはクロック配線の配線長の修正を行う配線修正工程Ｒ０５とから構成される。

配線修正工程Ｒ０５では、タイミング制約違反判定工程Ｒ０４でホールドディレイ違反の判定がされた場合には、違反の対象となった信号配線の配線長をより長くする修正を行う。また、タイミング制約違反判定工程Ｒ０４でセットアップディレイ違反の判定がされた場合には、違反の対象となった信号配線の配線長をより短くする修正、或いは、違反の対象となったクロック配線の配線長を長くする修正の、何れかを行う。全ての信号配線及びクロック配線においてタイミング制約違反がなくなると、次の検証工程Ｖ００に移行する。

なお、ホールドディレイ違反は、クロック信号変化に対しデータ信号の方が早く伝搬し、データを正しくラッチするために必要な時間を十分確保できないエラーであり、また、セットアップディレイ違反は、クロック信号変化の前にデータを保持しなければならない時間を十分に確保できないエラーである。

検証工程Ｖ００は、配線工程Ｒ００にて決定した配線情報に基づき、各配線の詳細な寄生抵抗，寄生容量を抽出する配線ＲＣ抽出工程Ｖ０１と、配線ＲＣ抽出工程にて得た各配線の寄生抵抗，寄生容量と各配線長に基づいてそれぞれのディレイ時間を計算する遅延時間計算工程Ｖ０２と、遅延時間計算工程で得た信号ディレイ時間及びクロックディレイ時間に基づいてタイミング制約違反の有無を判定するタイミング制約違反判定工程Ｖ０３と、タイミング制約違反判定工程Ｖ０３でタイミング制約違反が検出された場合にこれを解消するタイミング最適化工程Ｖ０４とから構成される。尚、タイミング制約違反判定工程Ｖ０３では、ホールドディレイ違反やセットアップディレイ違反の有無の他、クロック信号の分配における等スキュー違反等の検出を行う。

本発明の一つ目の特徴は、Ａｉｒ−Ｇａｐ技術の適用によりボイド（Ａｉｒ−Ｇａｐ）が形成される所定間隔以下に近接した隣接配線間領域のうち、ボイドの形成を抑止する領域をタイミング最適化工程Ｖ０４において設定することにある。なお、ボイド形成抑止の為の半導体集積回路装置の具体的な製造プロセスについては後述することとし、まずタイミング最適化工程Ｖ０４につき詳述する。

タイミング最適化工程Ｖ０４では、まず、タイミング制約違反判定工程Ｖ０３で検出された違反解消の為に必要な信号やクロックの追加の遅延時間とボイドをなくし寄生容量を増大させることで増加する遅延時間とに基づいて、ボイドの形成を抑止すべき領域の長さＬを算出する（Ｖ０４１工程）。

次に、配線工程Ｒ００にて決定した配線情報に基づいて信号やクロックの追加の遅延が必要な配線（以下、「最適化対象配線」という）とその最適化対象配線に対しボイドが形成される所定間隔以下で近接する隣接配線とを特定し、その隣接配線長ｌがＶ０４１工程で算出したボイド形成の抑止領域の長さＬ以上であるか否かを判定する（Ｖ０４２工程）。なお、隣接配線長ｌは、最適化対象配線に対し所定間隔以下で平行して延存している部分の長さとする。また、最適化対象配線に対する隣接配線が複数存在する場合には、それらの合計の長さを隣接配線長ｌとする。図２に、タイミング制約違反判定工程Ｖ０３で算出されたタイミングパスディレイ分布図を示す。上記Ｖ０４２工程での最適化対象配線の隣接配線の特定の際には、図２に示すタイミング違反パスや目標ディレイ値に対しタイミングマージンの範囲内の（２）の領域内のパスに関する隣接配線は除外し、図２に示すパスディレイが目標ディレイ値に対しタイミングマージン以上に余裕がある（１）の領域内のパスに関する隣接配線のみを特定する。

Ｖ０４２工程において、隣接配線がボイド形成の抑止領域の長さＬ以上の隣接配線長ｌで存在すると判定された場合には、最適化対象配線と隣接配線間に長さＬに相当する分のボイド形成抑止領域を設定する（Ｖ０４６工程）。

図３Ａは、配置工程Ｐ００にて論理ブロック，フリップフロップ，バッファが配置され、配線工程Ｒ００にてそれぞれの端子間の配線がなされた一例のレイアウト図であり、３０１〜３０４はフリップフロップを，３１０〜３１４はバッファを、３２０は論理ブロックを、３３０〜３４０はクロック配線を、３５１〜３５２は信号配線を、３６１，３６２，３６３，３６４はそれぞれクロック配線３３３，３３５，３３７，３３９に対しボイド３７１，３７２，３７３，３７４が形成される所定間隔以下で近接する隣接配線を、３６５，３６６，３６７はそれぞれ信号配線３５２に対しボイド３７５，３７６，３７７が形成される所定間隔以下で近接する隣接配線を、それぞれ示している。

図３Ｂに、図３Ａのレイアウトにおいてフリップフロップ３０１までのクロックの伝搬遅延時間が他のフリップフロップ３０２〜３０４までのクロックの伝搬遅延時間より短く、タイミング制約違反判定工程Ｖ０３でクロック信号の等スキュー違反が検出された場合のタイミング最適化工程Ｖ０４後のレイアウト図を示す。

図３Ａのレイアウトが上述の等スキュー違反を起こしている場合には、クロック配線３３３，３３４が上述した最適化対象配線となる。このうち最適化対象配線３３４には間にボイドが形成される隣接配線がなく、最適化対象配線３３３には間にボイド３７１が形成される隣接配線３６１が１つ存在している。なお、ここで隣接配線３６１は上述の図２の（１）の領域内のパスに関する隣接配線であるものと仮定する。

図３Ｂは、Ｖ０４２工程においてＶ０４１工程で算出されたボイド形成抑止領域の長さＬより隣接配線３６１の長さｌが長いと判定され、Ｖ０４６工程で最適化対象配線３３３とその隣接配線３６１の間に長さＬ相当分のボイド形成抑止領域３８１が設定された状態を示している。なお、図３Ｂでは、両端にそれぞれボイド３７１ａ，３７１ｂが形成されその間がボイド形成抑止領域３８１となるようにレイアウトされているが、一端側に１つのボイドを形成し他端側をボイド形成抑止領域とすることも可能である。但し、図３Ｂに示すレイアウトの方が、実際の半導体装置の製造プロセスにおいてボイド形成抑止領域３８１を規定するマスクの最適化対象配線３３３の延在方向の合せずれが生じた際にもボイド形成抑止領域３８１の長さＬの変動が生じない為、レイアウト設計どおりの追加遅延時間を付与できるという点で有利である。

次に、図３Ｃに、図３Ａのレイアウトにおいてフリップフロップ３０４までの信号の伝搬遅延時間がフリップフロップ３０４までのクロックの伝搬遅延時間より短く、論理ブロック３２０からのデータが１回のクロックエッジでフリップフロップ３０４に正しく転送されず、データがフリップフロップ３０４を通過してしまうホールドディレイ違反がタイミング制約違反判定工程Ｖ０３で検出された場合のタイミング最適化工程Ｖ０４後のレイアウト図を示す。

図３Ａのレイアウトが上述のホールドディレイ違反を起こしている場合には、信号配線３５１，３５２が上述した最適化対象配線となる。このうち最適化対象配線３５１には間にボイドが形成される隣接配線がなく、最適化対象配線３５２には間にボイド３７５，３７６，３７７がそれぞれ形成される隣接配線３６５，３６６，３６７が３つ存在している。なお、以下の説明においては、これらの隣接配線３６５〜３６７のうち３６７は上述の図２の（２）の領域内のパスに関する隣接配線であり、３６５，３６６は上述の図２の（１）の領域内のパスに関する隣接配線であるものと仮定する。

図３Ｃは、Ｖ０４２工程においてＶ０４１工程で算出されたボイド形成抑止領域の長さＬより隣接配線３６７を除いた隣接配線３６５の長さｌ２と隣接配線３６６の長さｌ１を合計した長さｌ（ｌ１＋ｌ２）が長いと判定され、Ｖ０４６工程で最適化対象配線３５２と隣接配線３６５の間及び最適化対象配線３５２と隣接配線３６６の間にボイド形成抑止領域３８２及びボイド形成抑止領域３８３がそれぞれ設定された状態を示している。なお、図３Ｃでは、Ｖ０４１工程で算出されたボイド形成抑止領域の長さＬ（Ｌ１＋Ｌ２）を隣接配線３６６の長さｌ１と等しい長さＬ１と残りの長さＬ２とに分け、最適化対象配線３５２と隣接配線３６６の間は全てボイド形成抑制領域３８３とし、最適化対象配線３５２と隣接配線３６５の間に長さＬ２相当分のボイド形成抑止領域３８２を設定している。ここで、ボイド形成抑制領域３８３の設定においては、その長さを図３ＣのＬ１’のように隣接配線３６６の長さｌ１よりも長くしておくことが有利である。ボイド形成抑制領域３８３を隣接配線３６６の長さｌ１と全く同一の長さＬ１とした場合には、実際の半導体装置の製造プロセスにおいてボイド形成抑止領域３８３を規定するマスクの最適化対象配線３５２の延在方向の合せずれが生ずると一端部にボイドが形成されてしまい、レイアウト設計どおりの追加遅延時間を付与できなくなる恐れがある虞がある。図３ＣのＬ１’のように長めに設定することにより、このような問題を防止することができる。なお、ボイド形成抑制領域３８３を図３ＣのＬ１’のように長めに設定したとしても実質的なボイド形成抑制領域の長さが隣接配線３６６の長さｌ１と等しいＬ１であることは、図３Ａと図３Ｃを比較すれば明らかである。なお、ボイド形成抑止領域３８２の両側にそれぞれボイド３７５ａ，３７５ｂをレイアウトしたことによる効果は、図３Ｂにおいて前述したとおりである。

図３Ｄは、図３Ｃのボイド形成抑止領域３８２及びボイド形成抑止領域３８３のレイアウトの変形例を示す図である。図３Ｄでは、Ｌ１とＬ２の合計の長さＬは変えずに、ボイド形成抑止領域３８３の長さＬ１を隣接配線３６６の長さｌ１よりも短くし、その分ボイド形成抑止領域３８２の長さＬ２を図３Ｃのボイド形成抑止領域３８２の長さＬ２より長くし、ボイド形成抑止領域３８３の両側にもそれぞれボイド３７６ａ，３７６ｂをレイアウトしている。

Ｖ０４２工程において、隣接配線の長さｌがボイド形成の抑止領域の長さＬに満たないと判定された場合には、タイミング制約違反判定工程Ｖ０３で検出された違反解消の為に必要な信号やクロックの追加の遅延時間から最適化対象配線と上述の図２の（１）の領域内にある隣接配線の間のボイドを全てなくすことで得られる遅延時間を差し引いた不足の遅延時間と最適化対象配線に隣接するダミー配線を形成し寄生容量を増大させることで増加する遅延時間とに基づいて、形成すべきダミー配線長ｍを算出する（Ｖ０４３工程）。なお、かかる算出にあたり、最適化対象配線とダミー配線の間隔はボイドが形成される所定間隔以下とするが、最適化対象配線とダミー配線の間は全てボイド形成抑止領域を設定し、ボイドを形成しないものとする。

次に、最適化対象配線の周囲に、Ｖ０４３工程において算出した長さｍのダミー配線を形成するエリアが存在するか否かを判定する（Ｖ０４４工程）。

Ｖ０４４工程において、長さｍのダミー配線を形成するエリアが存在すると判定された場合には、最適化対象配線に隣接する長さｍのダミー配線を設定する（Ｖ０４５工程）。

次に、最適化対象配線と隣接配線間のボイド及び最適化対象配線とダミー配線間のボイドが全てなくなるように、最適化対象配線と隣接配線間に長さｌのボイド形成抑止領域を、最適化対象配線とダミー配線間に長さｍのボイド形成抑止領域を、それぞれ設定する（Ｖ０４６工程）。

図３Ｅに、図３Ａのレイアウトにおいてフリップフロップ３０４までの信号の伝搬遅延時間がフリップフロップ３０４までのクロックの伝搬遅延時間とクロック周期の和よりも長く、論理ブロック３２０からのデータの目標のクロック周期内でのフリップフロップ３０４への転送が間に合わないセットアップディレイ違反がタイミング制約違反判定工程Ｖ０３で検出された場合のタイミング最適化工程Ｖ０４後のレイアウト図を示す。

図３Ａのレイアウトが上述のセットアップディレイ違反を起こしている場合には、クロック配線３３９，３４０が上述した最適化対象配線となる。このうち最適化対象配線３４０には間にボイドが形成される隣接配線がなく、最適化対象配線３３９には間にボイド３７４が形成される隣接配線３６４が１つ存在している。なお、ここで隣接配線３６４は上述の図２の（１）の領域内のパスに関する隣接配線であるものと仮定する。

図３Ｅは、Ｖ０４２工程において隣接配線３３４の長さｌがＶ０４１工程で算出されたボイド形成抑止領域の長さＬに満たないと判定され、Ｖ０４４工程において最適化対象配線３３９の周囲にＶ０４３工程で算出された長さｍのダミー配線を形成するエリアが存在すると判定され、Ｖ０４５工程で最適化対象配線３３９に隣接した長さｍのダミー配線３９０が配置されると共に、Ｖ０４６工程で最適化対象配線３３９と隣接配線３６４の間及び最適化対象配線３３９とダミー配線３９０の間に隣接配線３６４の長さｌのボイド形成抑止領域３８４及びダミー配線３９０の長さｍのボイド形成抑止領域３８５がそれぞれ設定された状態を示している。ここで、ボイド形成抑制領域３８４の設定においてはその長さを図３Ｅのｌ’のように隣接配線３６４の長さｌよりも長くし、ボイド形成抑制領域３８５の設定においてはその長さを図３Ｅのｍ’のようにダミー配線３９０の長さｍよりも長くしておくことにより、図３Ｃにおいて述べたように確実にレイアウト設計どおりの追加遅延時間を付与することができる。

Ｖ０４４工程において、最適化対象配線の周囲にＶ０４３工程で算出された長さｍのダミー配線を形成するエリアが存在しないと判定された場合には、Ｖ０４工程でのタイミング最適化は行わず、配線工程Ｒ００の自動配線工程Ｒ０１に戻り、最適化対象配線の引き直しを行う。
Ｖ０４工程でのタイミング最適化が行われた後は、配線ＲＣ抽出工程Ｖ０１に戻り、遅延時間計算工程Ｖ０２を経てタイミング制約違反判定工程Ｖ０３に至る。タイミング制約違反判定工程Ｖ０３においてタイミング制約違反が検出されなくなると、
全ての信号配線及びクロック配線においてタイミング制約違反がなくなると、配置工程Ｐ００にて決定した配置情報や配線工程Ｒ００にて決定した配線情報の他、タイミング最適化工程Ｖ０４でのボイド形成抑止領域やダミー配線の設定情報をマスクデータ２として格納し、半導体集積回路装置の製造工程に移行する。

以下、Ａｉｒ−Ｇａｐ技術を適用し、かつ、上記Ｖ０４６工程で設定したボイド形成抑止領域にボイドを形成しない半導体集積回路装置の製造工程について説明する。なお、本発明においては、半導体基板上へのＭＯＳＦＥＴ等の半導体素子の形成プロセスは従来どおりである為、本発明の特徴である半導体素子形成以降の配線層の形成プロセスについて詳述する。

図４に本実施の形態の半導体集積回路装置の配線層の要部平面図を示し、図５に図４のＡ−Ａ’ における断面図を示す。各図において、１０１ａ〜ｃは配線、１０２はボイド形成抑止領域、１００２は導電性バリア膜（第１導体膜）、１００３は主導体膜（第２導体膜）、１００５はボイド（Ａｉｒ−Ｇａｐ）、１０００，１００１，１００４，１００６〜１００８は絶縁膜である。図４，５に示すように、配線１０１ｂと配線１０１ｃの間にはボイド１０５が形成され、ボイド形成抑止領域１０２内の配線１０１ａと配線１０１ｂの間には絶縁膜１００６が存在しボイドは形成されていない。

なお，上述の図３Ｂに示す例では、クロック配線３３３と隣接配線３６１が図４，５の配線１０１ｂと配線１０１ａにそれぞれ対応し、クロック配線３３５，３３７，３３９と隣接配線３６２〜３６４或いは信号配線３５２と隣接配線３６５〜３６７が図４，５における配線１０１ｂと配線１０１ｃにそれぞれ対応する。また、上述の図３Ｃ，Ｄに示す例では、信号配線３５２と隣接配線３６５或いは信号配線３５２と隣接配線３６３６６が図４，５の配線１０１ｂと配線１０１ａにそれぞれ対応し、クロック配線３３，３３５，３３７，３３９と隣接配線３６１〜３６４或いは信号配線３５２と隣接配線３６７が図４，５における配線１０１ｂと配線１０１ｃにそれぞれ対応する。さらに、上述の図３Ｅに示す例では、クロック配線３３９と隣接配線３６４或いはクロック配線３３９とダミー配線３９０が図４，５の配線１０１ｂと配線１０１ａにそれぞれ対応し、クロック配線３３３，３３５，３３７と隣接配線３６１〜３６３或いは信号配線３５２と隣接配線３６５〜３６７が図４，５における配線１０１ｂと配線１０１ｃにそれぞれ対応する。

図６〜１２は、本実施の形態の半導体集積回路装置の配線層の製造工程中の要部断面図である。
まず、図６に示されるように、絶縁膜１０００上に絶縁膜１００１をプラズマＣＶＤ法などによって形成する。なお、図示していないが、絶縁膜１０００の下には半導体集積回路装置の半導体基板とその上に形成された半導体素子が既に形成されている。絶縁膜１００１は、例えばプラズマＣＶＤ法によって形成された窒化シリコン膜からなり、その厚さは、例えば２５ｎｍ〜５０ｎｍ程度である。絶縁膜１００１の他の材料として、例えばプラズマＣＶＤ法で形成された炭化シリコン膜、プラズマＣＶＤ法で形成されたＳｉＣＮ膜またはプラズマＣＶＤ法で形成された酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えば上記ＢＬＯｋ（ＡＭＡＴ社製）がある。また、ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ_３）と、トリメチルシラン（３ＭＳ）との混合ガスが用いられる。また、プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）があり、その形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ_２Ｏ）ガスとの混合ガスが用いられる。

次に、絶縁膜１００１上に絶縁膜１００６を形成する。絶縁膜１００６には、Ｌｏｗ−Ｋ材料、例えばＳｉＯＦ膜やＳｉＯＣ膜のような低誘電率絶縁膜（Ｌｏｗ−Ｋ絶縁膜）を用いることもできるが、上述のタイミング最適化において最適化対象配線への追加遅延時間付与を与えやすくする為に、より誘電率の高い酸化シリコン膜や窒化シリコン膜とすることがより好ましい。

次に、絶縁膜１００６上に反射防止膜１００９およびフォトレジスト膜を順に形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン１０１０を形成する。なお、フォトレジストパターン１０１０には、上記配線工程Ｒ００にて決定した配線情報及び上記Ｖ０４５工程で設定したダミー配線情報に基づいて、配線やダミー配線の形成領域に開口部が形成されている。そして、フォトレジストパターン１０１０をエッチングマスクにしたドライエッチング法により、反射防止膜１００９を選択的に除去する。その後、フォトレジストパターン１０１０をエッチングマスクにしたドライエッチング法により、絶縁膜１００６を選択的に除去し、開口部を形成する。それから、アッシングを行い、フォトレジストパターン１０１０および反射防止膜１００９をアッシングして除去した後、最後に絶縁膜１００６の開口部から露出する絶縁膜１００１をエッチングする。これにより、図７に示されるように、各配線溝１００ａ〜ｃが形成される。なお、フォトレジストパターン１０１０をエッチングマスクにしたドライエッチング法により、絶縁膜１００６および１００１を選択的に除去し、各配線溝１００ａ〜ｃを形成した後、フォトレジストパターン１０１０および反射防止膜１００９を除去することもできる。

次に、図８に示すように、全面に、例えば窒化チタン（ＴｉＮ）などからなる厚さ５〜５０ｎｍ程度の薄い導電性バリア膜（第１導体膜）１００２をスパッタリング法などを用いて形成する。導電性バリア膜１００２は、例えば後述の主導体膜形成用の銅の拡散を防止する機能および主導体膜のリフロー時に銅の濡れ性を向上させる機能などを有している。このような導電性バリア膜１００２の材料としては、窒化チタンに代えて、銅と殆ど反応しない窒化タングステン（ＷＮ）または窒化タンタル（ＴａＮ）などのような高融点金属窒化物を用いることもできる。また、導電性バリア膜１００２の材料として、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応し難いタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金などのような高融点金属や、絶縁膜との密着性が良いＴａＮとＣｕの濡れ性が良いＴａを組み合わせたＴａＮ／Ｔａ積層バリアを用いることもできる。

続いて、導電性バリア膜１００２上に、例えば厚さ８００〜１６００ｎｍ程度の相対的に厚い銅からなる主導体膜（第２導体膜）１００３を形成する。主導体膜１００３は、例えばＣＶＤ法、スパッタリング法またはめっき法などを用いて形成することができる。その後、例えば１５０〜４００℃程度の非酸化性雰囲気（例えば水素雰囲気や窒素雰囲気）中において熱処理を施すことにより主導体膜１００３をリフローさせ、銅を配線溝１００の内部に隙間なく埋め込む。

次に、主導体膜１００３、導電性バリア膜１００２をＣＭＰ法によって研磨する。これにより、図８に示すように、相対的に薄い導電性バリア膜１００２と相対的に厚い主導体膜１００３とからなる各配線１０１ａ〜ｃをそれぞれ各配線溝１００ａ〜ｃ内に形成する。

次に、図９に示すように、絶縁膜１００６及び配線１０１上に、バリア絶縁膜１００７を２０〜５０ｎｍ成膜する。絶縁膜１００７は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜１００７は、配線１０１の主導体膜１００３中の銅が、後で形成される層間絶縁膜１００８中に拡散するのを抑制または防止する。絶縁膜１００７の他の材料として、例えば炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体集積回路装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えばＢＬＯｋ（ＡＭＡＴ社製）がある。その成膜ガスは、上記した通りである。上記ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ_３）と、トリメチルシラン（３ＭＳ）との混合ガスを用いる。また、上記プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ_２Ｏ）ガスとの混合ガスを用いる。
その後、絶縁膜１００７上にフォトレジスト膜を形成し、露光によりフォトレジスト膜をパターン化してフォトレジストパターン１０１１を形成する。この際に、絶縁膜１００７は、フォトレジストパターン１０１１と銅配線１０１との反応防止膜として機能する。なお、さらに精度を向上させるため、フォトレジスト膜の下部、バリア絶縁膜１００７の上部に反射防止膜を用いることも可能である。このフォトレジストパターン１０１１は、上記Ｖ０４６工程で設定したボイド形成抑止領域情報に基づいて、ボイド形成抑止領域１０２を覆うように形成する。

そして、このフォトレジストパターン１０１１をエッチングマスクにしたドライエッチング法により、絶縁膜１００７、１００６を選択的に除去し、ボイド形成抑止領域１０２の絶縁膜１００７，１００６を残す。（図１０）この際、ウェハをプラズマＣＶＤ装置の処理室内に配置し、ＣＦ_４ガスを導入してプラズマ電源を印加することにより、ウェハ（特に配線１０１が露出するＣＭＰ面）に対して、ＣＦ_４プラズマ処理を施し、絶縁膜１００７、１００６を除去する。このようなＣＦ_４プラズマ処理により、１００３のＣｕ配線表面は、一時的に有機系副生成物やフッ化系副生成物が僅かに生じるが、その後に実施する後洗浄（たとえば、有機酸洗浄、フッ酸洗浄、有機アルカリ洗浄あるいはそれらの混合溶液による洗浄）や、水素アニール処理によって除去できる。また、絶縁膜１００６にＳｉＬＫ等のシリコンを含まない有機膜を用いた場合、絶縁膜１００６のエッチングには、アンモニアやＮ_２／Ｈ_２混合ガス等の還元性プラズマを用いる。なお、プラズマ処理とは、プラズマ状態にある環境に、基板表面、あるいは、基板上に絶縁膜、金属膜等のような部材が形成されている時にはその部材表面を暴露し、プラズマの化学的、機械的（ボンバードメント）作用を表面に与えて処理することをいう。また、還元性雰囲気のプラズマとは、還元作用、すなわち、酸素を引き抜く作用を有するラジカル、イオン、原子、分子等の反応種が支配的に存在するプラズマ環境をいう。

本発明の２つ目の特徴は、後のボイド形成に不可欠な隣接配線間の絶縁膜除去工程において、上記タイミング最適化工程Ｖ０４で設定したボイド形成抑止領域１０２の隣接配線間の絶縁膜１００６を除去することなく残すことにある。

図１１は、図１０に続く半導体集積回路装置の配線層の製造工程中における要部断面図を示している。ボイド形成抑止領域１０２以外の絶縁膜１００６が除去された後、後洗浄を行い、その後、全面に絶縁膜１００４をプラズマＣＶＤ法などによって形成する。すなわち、各配線１０１ａ〜ｃの上面および側面，バリア絶縁膜１００７，絶縁膜１００１を覆うように、絶縁膜１００４を２０〜５０ｎｍ成膜する。絶縁膜１００４は、例えば窒化シリコン膜からなり、銅配線のバリア絶縁膜として機能する。従って、絶縁膜１００４は、配線１０１の主導体膜１００３中の銅が、後で形成される層間絶縁膜１００８中に拡散するのを抑制または防止する。絶縁膜１００４の他の材料として、例えば炭化シリコン（ＳｉＣ）膜、炭窒化シリコン（ＳｉＣＮ）膜または酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を低減することができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えばＢＬＯｋ（ＡＭＡＴ社製）がある。その成膜ガスは、上記した通りである。上記ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ_３）と、トリメチルシラン（３ＭＳ）との混合ガスを用いる。また、上記プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）がある。上記酸窒化シリコン膜の形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ_２Ｏ）ガスとの混合ガスを用いる。
次に、バリア絶縁膜１００４上に、絶縁膜１００８を成膜する。絶縁膜１００８には、ＳｉＯＦやＳｉＯＣといった低誘電率絶縁膜（Ｌｏｗ−Ｋ絶縁膜）を用いる。

本実施の形態においては、所定間隔以下に近接した配線１０１ｂと配線１０１ｃの間では絶縁膜１００８がコンフォーマルには成膜されない条件で、絶縁膜１００８を堆積する。ここで、上記所定間隔は絶縁膜１００８の成膜条件により変わるが、少なくとも半導体集積回路装置の配線層における最小ピッチの配線間隔は上記所定間隔以下のものである。
所定間隔以下に近接した配線間では、絶縁膜１００８の堆積が進行するに従って、対向する配線側面（配線対向面）の上部近傍での堆積物に遮られて徐々に反応種が下方に入り込みにくくなる。このため、対向する配線側面の下部近傍での堆積速度は上部近傍での堆積速度に比べて小さくなる。従って、対向する配線側面上に堆積された絶縁膜１００８の厚みは均一にはならず、上部近傍での厚みが下部近傍よりも厚くなる。

このため、配線１０１ｂと配線１０１ｃの間では、絶縁膜１００８は配線１０１ｂ，１０１ｃの形状を反映したコンフォーマルな形状にはならず、図１８に示されるようなボイド（Ａｉｒ−Ｇａｐ）１００５が生じる。また、絶縁膜１００８の成膜には、プラズマＣＶＤ法などを用いることができ、絶縁膜１００８の成膜条件を調整することなどにより、上述のようなボイド（Ａｉｒ−Ｇａｐ）１００５を近接した隣接配線間に容易に形成することができる。
一方、ボイド形成抑止領域１０２では、配線１０１ａと配線１０１ｂの間の絶縁膜１００６が除去されずに残っている為にボイドが形成されず、その分配線１０１ａ，ｂの寄生容量が増大し、配線１０１ａ，ｂにおける信号やクロックの伝搬遅延時間を大きくすることができる。なお、より短いボイド形成抑止領域１０２の設定長さでより大きな伝搬遅延時間を得る為には、配線１０１ａと配線１０１ｂの間の絶縁膜１００６をボイド１００５形成の為に堆積する絶縁膜１００８より高い誘電率の膜とすることが重要である。この点で、上述の例のように、絶縁膜１００８をＳｉＯＦやＳｉＯＣ等の低誘電率絶縁膜とし、絶縁膜１００６を酸化シリコン膜や窒素シリコン膜とすることが望ましい。
なお、本実施の形態では、配線１０１ａ〜ｃの上面および側面をバリア絶縁膜としての絶縁膜１００４で覆うので、配線１０１ａ〜ｃにおいて導電性バリア膜１００２を省略し、銅からなる主導体膜１００３だけで配線１０１ａ〜ｃを形成することもできる。

次に、絶縁膜１００８の上面に発生した段差を解消するため、ＣＭＰによる平坦化処理を行って、図１８に示す配線層が得られる。

本実施の形態におけるレイアウト設計段階のフローチャートである。タイミング制約違反判定工程Ｖ０３で算出されたタイミングパスディレイ分布図。Ｖ００工程前の論理ブロック，フリップフロップ，バッファ，各種配線のレイアウト図。Ｖ０４工程における等スキュー違反のタイミング最適化後のレイアウト図。Ｖ０４工程におけるホールドディレイ違反のタイミング最適化後のレイアウト図。Ｖ０４工程におけるホールドディレイ違反のタイミング最適化後の他のレイアウト図。Ｖ０４工程におけるセットアップディレイ違反のタイミング最適化後のレイアウト図。本実施の形態の半導体集積回路装置の配線層の要部平面図。本実施の形態の半導体集積回路装置の配線層の要部平面図。本実施の形態の半導体集積回路装置の配線層の製造工程中の要部断面図。本実施の形態の半導体集積回路装置の配線層の製造工程中の要部断面図。本実施の形態の半導体集積回路装置の配線層の製造工程中の要部断面図。本実施の形態の半導体集積回路装置の配線層の製造工程中の要部断面図。本実施の形態の半導体集積回路装置の配線層の製造工程中の要部断面図。本実施の形態の半導体集積回路装置の配線層の製造工程中の要部断面図。

符号の説明

３０１〜３０４…フリップフロップ、３１０〜３１４…バッファ、３２０…論理ブロック、３３０〜３４０…クロック配線、３５１〜３５２…信号配線、３６１〜３６７…隣接配線、３７１〜３７７…ボイド（Ａｉｒ−Ｇａｐ）３８１〜３８５…ボイド形成抑止領域、３９０…ダミー配線、１０１ａ〜ｃ…配線、１０２…ボイド形成抑止領域、１００２…導電性バリア膜（第１導体膜）、１００３…主導体膜（第２導体膜）、１００５…ボイド（Ａｉｒ−Ｇａｐ）、１０００，１００１，１００４，１００６〜１００８…絶縁膜。

Claims

論理ブロック，フィリップフロップ及びバッファの配置を決定する配置工程と、クロック配線及び信号配線の配置を決定する配線配置と、半導体集積回路装置の動作速度を検証する検証工程と、半導体集積回路装置を製造する製造工程とを有する半導体集積回路装置の製造方法において、
前記検証工程が、
各クロック配線及び各信号配線の寄生抵抗，寄生容量及び配線長に基づいて、各クロック配線におけるクロックの伝搬遅延時間及び各信号配線における信号の伝搬遅延時間を計算する遅延時間計算工程と、
前記遅延時間計算工程で算出された前記クロックの伝搬遅延時間及び前記信号の伝搬遅延時間に基づいて、タイミング制約違反の有無を判定するタイミング制約違反判定工程と、
前記タイミング制約違反判定工程で前記タイミング制約違反が検出された場合に、前記タイミング違反を解消するタイミング最適化工程とを有し、
前記タイミング最適化工程が、
前記タイミング制約違反の解消の為に必要な追加の信号或いはクロックの伝搬遅延時間に応じて設定すべきボイド形成抑止領域の長さを決定する第１工程と、
前記追加の信号或いはクロックの伝搬遅延時間を付与する最適化対象配線と該最適化対象配線と所定間隔以下で近接する隣接配線を特定し、該隣接配線の長さと前記第１工程で決定した長さを比較する第２工程と、
前記第２工程で前記隣接配線の長さが前記第１工程で決定した長さより長いと判定された場合に、前記最適化対象配線と前記隣接配線の間に前記第１工程で決定した長さ分の前記ボイド形成抑止領域を設定する第３工程とを有し、
前記最適化対象配線と所定間隔以下で近接する隣接配線が複数存在する場合、前記第２工程において、複数の隣接配線の各長さの合計と前記第１工程で決定した長さを比較するものであり、
前記第３工程において、前記最適化対象配線と前記複数の隣接配線の間のそれぞれに前記ボイド形成抑止領域を設定し、設定した複数のボイド形成抑止領域の各長さの合計が前記第１工程で決定した長さとなるようにするものであり、
前記タイミング最適化工程が、更に、
前記第２工程で前記隣接配線の長さが前記第１工程で決定した長さより短いと判定された場合に、前記タイミング制約違反の解消の為に必要な追加の信号或いはクロックの伝搬遅延時間から前記最適化対象配線と前記隣接配線の間のボイドを全てなくすことで得られる信号或いはクロックの伝搬遅延時間を差し引いた不足の信号或いはクロックの伝搬遅延時間に応じて設定すべきダミー配線の長さを決定する第４工程と、
前記最適化対象配線の周囲に前記第４工程で決定した長さのダミー配線を形成する領域が存在するか判定する第５工程と、
前記第５工程でダミー配線を形成する領域が存在すると判定された場合に、前記最適化対象配線と所定間隔以下で近接する前記ダミー配線を前記第４工程で決定した長さ分設定する第６工程とを有し、
第６工程の後、前記第３工程において、前記最適化対象配線と前記隣接配線の間の全部及び前記最適化対象配線と前記ダミー配線の間の全部を覆う複数のボイド形成抑止領域をそれぞれ設定するものであり、
前記製造工程が、
第１の絶縁膜に互いに所定間隔以下で近接した第１及び第２の配線溝を形成する第７工程と、
前記第１及び第２の配線溝内に導体膜を埋め込み互いに所定間隔以下で近接した最適化対象配線及び隣接配線をそれぞれ形成する第８工程と、
前記第３工程において設定した前記ボイド形成抑止領域を覆うフォトレジストパターンを、前記最適化対象配線と前記隣接配線の間の前記第１絶縁膜上に形成する第９工程と、
前記フォトレジストパターンをマスクとして前記第１絶縁膜をエッチング除去する第１０工程と、
前記最適化対象配線と前記第２の配線の間のうち前記第１絶縁膜が除去された部分にボイドが形成されるように、前記第１及び第２の配線の上方および残された前記第１の絶縁膜の上方に第２の絶縁膜を形成する第１１工程を有し、
前記第１０工程において残された前記第１の絶縁膜の両側に前記ボイドが形成されるように、前記第３工程において前記ボイド形成抑止領域を設定ものであり、
前記第１の絶縁膜の誘電率を、前記第２の絶縁膜の誘電率よりも高くすることを特徴とする半導体集積回路装置の製造方法。
前記第１の絶縁膜を酸化シリコン膜或いは窒化シリコン膜とし、第２の絶縁膜を低誘電率絶縁膜とすることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
前記低誘電率絶縁膜をＳｉＯＦ膜或いはＳｉＯＣ膜とすることを特徴とする請求項２に記載の半導体集積回路装置の製造方法。