CN1435297A - 化学机械研磨的监控测量方法 - Google Patents

Abstract

一种监控测量半导体薄膜结构的厚度变化方法，通过半导体上的测试区测量监控在化学机械研磨过程中半导体上元件区薄膜结构的厚度变化，该方法是蚀刻测试区的薄膜结构，使蚀刻后测试区薄膜结构的图案密度实质近似于元件区薄膜结构的图案密度，以利于化学机械研磨工艺中实质仿真该元件区薄膜结构的厚度变化。

Description

化学机械研磨的监控测量方法

技术领域

本发明涉及一种半导体制造方法，特别是关于一种使用于半导体工艺中的平坦化工艺，用以监控测量半导体薄膜结构的厚度变化。

背景技术

随着半导体制造技术已发展至超大规模集成电路(ultra largescale integration；ULSI)的阶段，单一集成电路的芯片上可包含多达数百万个，甚至是数千万个元件。因此集成电路芯片上如晶体管、电容器、导体联机、及隔离区域等，皆必须缩减其尺寸，以制造更高密度的芯片。为了生产未来亚微米(sub-micrometer)尺寸以及更小尺寸的元件，必须克服如平坦化工艺、蚀刻工艺、及光刻工艺等挑战，形成高可靠度的元件及芯片。

在集成电路的现有工艺为定义集成电路的激活区，决定在半导体晶片上的激活区，而每一个激活区为一个集成电路的制造区域，在半导体晶片之上，同时制作许多个激活区，而且同时形成许多个集成电路。一般而言，定义激活区的方法有多种，包括形成场氧化层将整个激活区围绕起来，或者形成浅沟槽隔离围绕各个激活区，或者是在氧化硅层上制造元件，而氧化硅层成为最好的绝缘层。

以现有的集成电路制造技术而言，形成场氧化层来定义激活区的方式，会浪费太多的面积，使得集成电路的集成度无法提高，而在二氧化硅材料上形成元件的工艺，尚未完全成熟，使得浅沟槽隔离工艺成为一种现行工艺最成熟的隔离技术。

浅沟槽隔离技术(shallow trench isolation；STI)是先在半导体晶片上形成浅沟槽，然后回填氧化硅材料至沟槽之中，作为绝缘材料，然后去除在半导体晶片表面的氧化硅材料，也就是在激活区表面的氧化硅材料，形成一个平坦的浅沟槽填入。以下将参考附图说明一般浅沟槽隔离技术。

请参阅图1，在半导体基材100的表面形成一垫氧化层110，再以适当的化学气相沉积法(CVD)，如等离子体增强CVD(PECVD)法，在垫氧化层110之上形成一氮化硅层120，作为研磨工艺或蚀刻工艺的停止层，防止在浅沟槽隔离工艺之中，伤害到集成电路的制造区域的半导体基材100。在垫氧化层110和氮化硅层120形成之后，利用传统的光刻掩膜和蚀刻工艺在此堆栈层之上形成图案化的光阻层(未在图中显示出来)，再利用此图案化光阻层蚀刻底层的氮化硅层120。剥除光阻层之后，以蚀刻后的氮化硅层120作为蚀刻掩膜而往下蚀刻成多个浅沟槽隔离区。浅沟槽隔离区可称为非激活区(non-active area)，而位于浅沟槽隔离之间的区域则为激活区(active area)。由于集成电路的不同设计，激活区和非激活区都会有宽度不等的分别。

参阅图2，此图显示了以例如热氧化法在浅沟槽区的侧壁和底部形成衬里层的步骤。此外，氧化硅层130接着以高密度等离子体化学气相沉积法(HDPCVD)在非激活区的浅沟槽中和激活区的氮化硅层120之上形成。HDPCVD法可利用SiH4、O2、和Ar等反应气体在反应室中形成感应式耦合等离子体源，以便形成较高密度的等离子体。同时，此方法所沉积的薄膜均匀性并不一致，其在侧壁上的沉积速度比平面上的沉积速度要慢得多。如果沟槽的宽度不一时，HDP的薄膜较能填入较窄的沟槽中且其沉积厚度和沟槽宽度无关。由于整个氧化硅层130的表面形态是凹凸不平，在浅沟槽区域为凹下的，而在氮化硅层120上方的氧化硅层是凸起的。这是由于氧化硅层130的沉积形成时具有良好的阶梯覆盖性，会随着底层图案的高低起伏做变化，形成凹凸不平的表面形态(topography)。

在沉积氧化硅层130之后，必须去除在氮化硅层120之上的氧化硅层130，以形成平坦的沟槽填入，方便后面的集成电路工艺。通常平坦化氧化硅层130的方法，是使用化学机械研磨工艺，或者是化学机械研磨工艺与蚀刻工艺的混合使用，达到整个表面平坦化的目的。现今最常使用的全面性平坦化工艺为化学机械研磨工艺，进行此种工艺虽可有效磨平氧化硅层130，但是工艺的进行时间很难控制，也就是半导体晶片的研磨时间很难控制。

以上所述的浅沟槽隔离工艺，必须在将氧化硅材料填入沟槽之后，准确控制化学机械研磨工艺的研磨时间，在浅沟槽之中形成一个平坦的氧化硅填入。然而，根据化学机械研磨工艺的特性，研磨速率与底层图案会有关连，亦即对越大面积的待磨层，其研磨速率越小。反之，待磨层面积越小，其研磨速率则越大。影响所及，由于半导体晶片表面研磨速率不平均，造成部分的半导体晶片表面过度研磨(over-polishing)，而部分的半导体晶片表面研磨不足(under-polishing)，速度控制上十分困难。

另一方面，一般传统技术控制上述研磨的方法利用一光学测量机构，对进行研磨中的晶片的某一测试区域(process control andmonitor key；PCM key)，进行该区域表面薄膜厚度的同步测量厚度，以决定半导体晶片表面被研磨膜层的厚度是否已抵达终点(endpoint)，以停止研磨。特别是，由于该测试区域(PCM key)是晶片上的某一特定区域，而且该测试区域与晶片上含电路图案的元件区具有相同的薄膜结构与厚度，然而由于该测试区域并不具有任何的电路图案而呈现表面平坦状，如图3A中显示该测试区域的俯视图，图3B则显示该测试区域的截面示意图。监控测量此具有平坦表面的测试区域，用以仿真晶片元件区域中具高低起伏的薄膜表面厚度变化，往往容易发生仿真失真的现象。更明确地说，由于以化学机械研磨法研磨该测试区域的研磨速率较研磨该元件区域为慢，因此当研磨至该测试区域的研磨终止层时，相对于该元件区域通常已过度研磨，造成该元件区域的损伤而影响该元件区域应有的功能。

承上所述，一般传统的化学机械研磨工艺需要针对不同的晶片图案设计，以实验方法找出其个别适当的研磨时间。如此一来，使得化学机械研磨工艺与晶片产品的依存度很高，难以达到大量生产的目的。因此，如何精确仿真化学机械研磨工艺的研磨速率与时间，改善半导体晶片的平坦化工艺，进而有效提高半导体晶片良率与产量是十分重要的。

发明内容

本发明的目的是提供一种监控测量半导体薄膜结构的厚度变化方法。

本发明的另一目的是提供一种监控测量半导体薄膜结构的厚度变化方法，其使用于半导体工艺中的平坦化工艺，用以精确控制化学机械研磨工艺的研磨终点。

为了达到上述目的，本发明提供了一种监控测量半导体薄膜结构的厚度变化方法，该半导体至少具有一元件区与一测试区，其中该元件区与该测试区具有相同的薄膜结构，且该测试区在化学机械研磨工艺中，用以监控测量该元件区薄膜结构的厚度变化，该方法至少包含以下步骤：计算该元件区薄膜结构的图案密度；蚀刻该测试区的薄膜结构，使蚀刻后该测试区薄膜结构的图案密度实质近似于该元件区薄膜结构的图案密度，以利于化学机械研磨工艺中实质仿真该元件区薄膜结构的厚度变化；以及研磨该半导体，并测量该测试区薄膜结构的厚度变化。

本发明的平坦化方法通过半导体上的一测试区，在化学机械研磨工艺中测量监控半导体晶片上元件区薄膜结构的厚度变化。该方法至少包含以下步骤：首先计算该元件区薄膜结构的图案密度后，以该图案密度为参考值蚀刻测试区的薄膜结构，使蚀刻后测试区薄膜结构的图案密度实质近似于元件区薄膜结构的图案密度，以利于化学机械研磨工艺中实质仿真该元件区薄膜结构的厚度变化。最后在研磨该半导体晶片的工艺中，通过测量该测试区薄膜结构的厚度变化，以精确控制整体晶片研磨的速率或时间，使研磨终止于该元件区薄膜的研磨终止层。

一般而言，在一半导体晶片上包含有许多不同图案密度的集成电路设计，因此实际应用本发明时，上述测试区域图案密度可以依照实际状况，选择众多元件区域中最具有代表性的图案密度作为参考标准值，作为处理测试区域薄膜密度的依据。此外，根据本发明揭露的方法可以避免传统化学机械研磨工艺需要针对不同的晶片图案设计，以实验方法不断反复寻找元件区域与测试区域彼此间研磨时间的相关性。仅仅需要将元件区域的图案特性移转至测试区域的薄膜结构上便可精确监控元件区域的薄膜厚度变化，降低化学机械研磨工艺与晶片产品的依存度，以达成晶片量产的目的。

附图说明

下面结合附图及实施例对本发明进行详细说明：

图1显示传统工艺中，形成浅沟槽结构于半导体基材上的截面示意图；

图2显示传统工艺中，形成衬里层与氧化硅层于浅沟槽结构上的截面示意图；

图3A显示传统工艺中，测试区域的俯视图；

图3B显示传统工艺中，测试区域的截面示意图；

图4显示本发明中，半导体晶片上元件区域经平均化处理待磨区块后的截面示意图；

图5显示本发明中，半导体晶片上元件区域薄膜厚度与测试区域薄膜厚度的工艺裕度关系图；

图6A显示本发明中，已具图案化测试区域薄膜表面图案的俯视图；

图6B显示本发明中，已具图案化测试区域薄膜表面图案的截面示意图；

图7显示本发明中，半导体晶片的元件区域完成研磨后的截面示意图。

图中符号说明：

100半导体基底          110垫氧化层

120氮化硅层            130氧化硅层

200半导体基底          210垫氧化层

220氮化硅层            230氧化硅层

具体实施方式

本发明中提供一种监控测量半导体薄膜结构的厚度变化方法，以消除传统化学机械研磨工艺中不易控制研磨终止层的问题，使半导体晶片的元件区域能发挥其应有功能，并提供后续工艺所需的高平坦度表面。

如发明背景所述，本发明亦利用一光学测量机构，针对研磨工艺中半导体晶片上的某一特定测试区域(PCM key)进行该区域表面薄膜厚度的同步测量厚度，以决定半导体晶片表面被研磨膜层的厚度是否已抵达终点(endpoint)，而终止研磨工艺。在本发明的实施例中，该测试区域大小可以是半导体晶片上某一特定长约360μm、宽约120μm的区域，相当于一元件区域的大小，但该测试区域的面积并不限制于此面积大小。

在不限制本发明的精神及应用范围下，后续将利用如先前所述的半导体浅沟槽工艺，以配合介绍本发明的实施，而本领域技术人员，当可利用相同的方法，运用于半导体的各种平坦化工艺。

如图4所示，一半导体基材200的表面至少包含一垫氧化层210以及一氮化硅层220形成于垫氧化层210之上，其中氮化硅层220是作为本发明化学研磨工艺中的蚀刻终止层。此外，在垫氧化层210和氮化硅层220形成之后，利用传统的光刻掩膜和蚀刻工艺在半导体基材200上形成多个浅沟槽隔离区。由于集成电路的不同设计，浅沟槽隔离区彼此间的激活区大小并非相等，而形成部分较大、部分较小的不同区域。因此在后续填入介电绝缘层230时，例如以高密度等离子体化学气相沉积法(HDPCVD)在非激活区的浅沟槽中和激活区的氮化硅层220之上形成氧化硅层，该介电绝缘层230除跟随底层图案的高低起伏而形成凹凸不平的表面形态(topography)外，浅沟槽隔离区上方的介电绝缘层230亦呈现面积大小不平均的情形。

承上所述，根据化学机械研磨工艺的特性，研磨该介电绝缘层230时，越大面积的待磨层其研磨速率越小。反之，待磨层面积越小，其研磨速率则越大。本发明为改善半导体晶片表面研磨速率不平均的缺点，在进行化学机械研磨工艺前，利用一光刻工艺使得每一个浅沟槽结构上方残存的各氧化硅层区块230的体积大小实质上相近，之后方进行化学机械研磨工艺。

更明确地说，利用一掩膜在氧化硅层230上定义图案，然后蚀刻在氮化硅层220之上的氧化硅层230，露出氮化硅层220的部分表面，并使蚀刻后每一个浅沟槽结构上方残存的每一个氧化硅层区块230大小实质相近。使用这道蚀刻工艺的优点，在于预先蚀刻氮化硅层220表面的氧化硅层230使所剩的待磨区块大小相近，克服因为待磨区块大小不平均而导致部分区域过度研磨、部分区域研磨不足的情形发生，提高半导体晶片整体薄膜的平坦度。

然而，若仅对于半导体晶片上元件区域进行上述待磨区块平均化的处理，相对于半导体晶片上光学测试区域(PCM key)的薄膜结构仍保持平坦的薄膜表面而未有任何类似的处理，则进行后续的化学机械研磨工艺时，由于元件区域与测试区域两者间薄膜图案的差异性将更为加大，而导致测试区域仿真失真的现象更为严重。更明确地说，倘若对于元件区域的待磨区域并未进行平均化的处理，仅仅由于元件区域薄膜图案的凹凸不平以及面积大小不平均的表面特性，以光学测试区域平坦状的薄膜结构便足以产生研磨厚度仿真失真的情形，而损害半导体晶片上元件区域。若为解决半导体晶片上元件区域中待研磨表面的研磨速率不平均的缺点，而进行待磨区块平均化处理，则反而更加扩大元件区域与测试区域两者间薄膜图案特性的差异性(两者的图案密度比甚至相差至10²倍的等级)，元件区薄膜厚度将更容易发生过度研磨的状况。

举例来说，倘若元件区域与测试区域中待磨的氧化硅层230厚度皆为1925埃，在传统化学机械研磨工艺中，为防止在元件区域中发生上述过度研磨的状况，在研磨工艺中测试区域薄膜研磨的工艺裕度(process window)将可能被限制于1925埃～1000埃。亦即，当测试区域的氧化硅层230厚度研磨至1000埃时，元件区域中的氧化硅层230已被完全研磨清除，并停止在氮化硅层220的表面上。元件区域与测试区域中待磨薄膜的工艺裕度关系图，可利用图5的直线A说明，其中图5的横轴代表测试区域中的待磨薄膜厚度，纵轴代表元件区域中的待磨薄膜厚度，当横轴(测试区域)的待磨薄膜厚度为1000埃时，纵轴(元件区域)的待磨薄膜厚度为0埃。

本发明所具有的特征其中之一，是改变传统具平坦表面的半导体晶片测试区域，而在该测试区域上，进行薄膜图案处理，使其具有与元件区域相同或实质相近(compatible)的图案密度(patterndensity)。更明确地说，当元件区域上进行待磨区块平均化的处理时，同步于该测试区域的薄膜结构上亦进行相同的光刻工艺，使得蚀刻后的元件区域薄膜图案与测试区域的薄膜图案相同。图6A显示光刻该测试区域薄膜后，该薄膜图案的俯视图，图6B则显示光刻该测试区域薄膜后，该测试区域薄膜表面的图案截面示意图。如此一来，进行化学机械研磨工艺时，监控测试区域薄膜结构的厚度变化将可精确地仿真元件区域薄膜结构的厚度变化，使得研磨精确终止于研磨终止层，例如氮化硅层220。换言之，当测试区域的氧化硅层230厚度研磨至0埃时，元件区域中的氧化硅层230亦已被完全研磨清除，如图7所示。因此，上述薄膜研磨的工艺裕度将可大幅扩大，以前例而言工艺裕度将扩大为1925埃～0埃，亦即工艺裕度将从图5的直线A移至直线B，而扩大化学机械研磨工艺的安全判断范围。

倘若由于元件区域面积与测试区域面积并非相同，或元件区域的薄膜结构较为复杂时，导致无法于该测试区域进行与元件区域薄膜结构相同的光刻工艺，本发明则利用计算元件区域凸出的图案密度后，将实质相近的图案密度移转至测试区域的薄膜表面上，以达成实质仿真元件区域的薄膜厚度的目的。更明确地说，通过计算求得元件区域凸起的待磨区域面积A₁占整体元件区域面积At的比例D(D＝A₁/At)后，以该比例D作为一参考基准值，适当处理测试区域的图案化工艺，使处理后测试区域的图案密度实质近似于元件区域的图案密度。根据实际实验显示，以不大于该比例D的10倍范围内，处理测试区域的薄膜图案密度，皆可获得精确仿真元件区域的薄膜厚度变化，改善传统仿真失真的缺点。

本发明以一较佳实施例说明如上，仅用于藉以帮助了解本发明的实施，非用以限定本发明的精神，而本领域技术人员在领悟本发明的精神后，在不脱离本发明的精神范围内，当可作一些更动润饰及等同的变化替换，其专利保护范围当以权利要求书并结合说明书及附图所界定者为准。

Claims (14)

1.一种监控测量半导体薄膜结构的厚度变化方法，该半导体至少具有一元件区与一测试区，其中该元件区与该测试区具有相同的薄膜结构，且该测试区在化学机械研磨工艺中，用以监控测量该元件区薄膜结构的厚度变化，其特征在于：该方法至少包含以下步骤：

计算该元件区薄膜结构的图案密度；

蚀刻该测试区的薄膜结构，使蚀刻后该测试区薄膜结构的图案密度实质近似于该元件区薄膜结构的图案密度，以利于化学机械研磨工艺中实质仿真该元件区薄膜结构的厚度变化；以及

研磨该半导体，并测量该测试区薄膜结构的厚度变化。

2.如权利要求1的方法，其特征在于：上述蚀刻后该测试区薄膜结构的图案密度不大于该元件区薄膜结构的图案密度的10倍，以达实质近似的目的。

3.如权利要求1的方法，其特征在于：上述蚀刻后该测试区薄膜结构的图案还包含相等于该元件区薄膜结构的图案，以达实质近似的目的。

4.如权利要求1的方法，其特征在于：还包含于该元件区的半导体基材中形成多个浅沟槽结构，而该测试区的半导体基材则具有一平坦表面。

5.如权利要求1的方法，其特征在于：上述的薄膜结构还包含一第一介电层与该第一介电层上方的一第二介电层，并蚀刻该元件区每一该些浅沟槽结构间的该第二介电层形成多个第二介电层区块，使每一该些浅沟槽结构上方的每一该些第二介电层区块大小实质相近。

6.如权利要求5的方法，其特征在于：上述计算该元件区薄膜结构的图案密度是计算第二介电区块面积在该元件区整体面积中所占的比例。

7.如权利要求5的方法，其特征在于：上述的第一介电层是氮化硅层，作为化学机械研磨终止层。

8.如权利要求5的方法，其特征在于：上述的第二介电层还包含利用高密度等离子体化学气相沉积法沉积一绝缘氧化层。

9.一种具有多个浅沟槽结构的半导体平坦化工艺方法，该半导体至少具有一元件区与一测试区，其中该元件区具有该多个浅沟槽结构，且该测试区具有一平坦表面，该元件区与该测试区具有相同的薄膜结构，该薄膜结构至少包含一第一介电层与该第一介电层上方的一第二介电层，在化学机械研磨工艺中，该测试区用以监控测量该元件区薄膜结构的厚度变化，该方法至少包含以下步骤：

蚀刻该元件区每一该些浅沟槽结构间的该第二介电层形成多个第二介电层区块，使每一该些浅沟槽结构上方的每一该些第二介电层区块大小实质相近；

计算该元件区薄膜结构的图案密度；

蚀刻该测试区的薄膜结构，使蚀刻后该测试区薄膜结构的图案密度实质近似于该元件区薄膜结构的图案密度，以利于化学机械研磨工艺中实质仿真该元件区薄膜结构的厚度变化；以及

研磨该半导体，并测量该测试区薄膜结构的厚度变化，使研磨停止于该第一介电层表面。

10.如权利要求9的方法，其特征在于：上述蚀刻后该测试区薄膜结构的图案密度不大于该元件区薄膜结构的图案密度的10倍，以达实质近似的目的。

11.如权利要求9的方法，其特征在于：上述蚀刻后该测试区薄膜结构的图案还包含相等于该元件区薄膜结构的图案，以达实质近似的目的。

12.如权利要求9的方法，其特征在于：上述计算该元件区薄膜结构的图案密度是计算第二介电区块面积在该元件区整体面积中所占的比例。

13.如权利要求9的方法，其特征在于：上述的第一介电层是氮化硅层，作为化学机械研磨终止层。

14.如权利要求9的方法，其特征在于：上述的第二介电层还包含利用高密度等离子体化学气相沉积法沉积一绝缘氧化层。

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