KR20030040058A - 반도체장치 및 그 제조방법 - Google Patents

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KR20030040058A
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후지나가마사토
쿠니키요타쓰야
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미쓰비시덴키 가부시키가이샤
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Abstract

자기정합 콘택구조를 갖는 반도체장치에 있어서, 전극 혹은 배선사이의 기생용량을 억제한다. 콘택플러그(12)의 위치를 자기정합적으로 규정하기 위해, 게이트전극(3)과 비트선(8)의 주위에는, 실리콘 질화막(5, 10)이 설치된다. 그와 같은 게이트전극(3) 및 비트선(8)과 실리콘 질화막(5, 10)의 사이에, 게이트전극(3) 및 비트선(8)에 접하도록 질화막보다도 유전율이 낮은 저유전율 절연막(4a, 4b, 7, 9a, 9b)을 설치한다. 저유전율 절연막(4a, 4b, 7, 9a, 9b)의 존재에 의해, 게이트전극(3) 및 비트선(8)과 콘택플러그(12)와의 사이에 실리콘 질화막(5, 10)이 존재하는 것에 의한 기생용량의 증가는 억제된다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은, 반도체장치 및 그 제조방법에 관한 것으로서, 특히 자기정합 콘택(SAC : Self-Align Contact)구조를 갖는 반도체장치에 관한 것이다.
최근의 반도체장치의 고집적화, 고속화에 따른, 반도체소자를 접속하기 위한 배선구조의 미세화가 요망되고 있다. 그것에 의해 배선사이의 거리를 단축함과 동시에, 배선과 하부의 반도체소자를 접속하는 콘택 사이의 거리도 단축하는 것의 중요성이 높아지고 있다. 그와 같은 미세한 콘택을 형성하기 위해서는, 콘택홀의 패터닝에서의 높은 위치정밀도가 필요하다. 그 위치정밀도는, 노광장치에서의 패턴정합의 정밀도에 의해 정해지므로, 패턴정합의 정밀도 향상은 중요한 과제의 하나이다.
한편, 현상의 노광장치의 패턴정합의 정밀도의 불충분함을 고려한 후에, 반도체장치의 고집적화를 진행시키기 위한 콘택홀 형성의 프로세스 기술로서, 자기정합콘택(SAC)기술이 있다.
도 17은, 일본특허공개평 11-87652 공보에 개시되어 있는 종래의 반도체장치의 제조공정을 나타내는 단면도이다. 이 도면은, DRAM 메모리셀에서의 자기정합 콘택기술에 의한 콘택의 형성공정을 나타내고 있다.
우선, P형 반도체기판(10)내에 소자분리(102)를 형성한 후, 게이트 산화막(103)과, N형 다결정 실리콘막과, 실리콘 질화막을 퇴적하여 패터닝함으로써, MOS 트랜지스터의 게이트전극(106)과, 게이트상 질화막(107)을 형성한다. 다음에, 게이트상 질화막(107) 및 게이트전극(106)을 마스크로 하여 인 이온을 주입하고, 소스·드레인영역이 되는 제1 불순물 확산영역(104) 및 제2 불순물 확산영역(105)을 형성한다(도 17a).
그리고, 기판의 전체면상에 실리콘 질화막을 퇴적한 후 이방성 에칭함으로써, 게이트 측벽질화막(109)을 형성한다(도 17b).
다음에, 제1 층간절연막(110)을 퇴적하고, CMP 평탄화법을 사용하여 표면을 평활화한 후, 제1 층간절연막(110)에, 제1 불순물 확산영역(104) 및 제2 불순물 확산영역(105)에 이르는 콘택창(contact window)을 개구한다. 또한, 기판의 전체면상에 N형 다결정 실리콘막을 퇴적한 후, 제1 층간절연막(110)상의 N형 다결정 실리콘막을 CMP법을 사용하여 제거함으로써, 제1, 제2 플러그(111, 112)를 형성한다(도 17c).
그 후, 제1 층간절연막(110) 및 제1, 제2 플러그(111, 112)상에, 실리콘 산화막으로 이루어지는 배선 하지절연막(113)을 퇴적한 후, 실리콘 산화막(113)의 상에, 제1 불순물 확산영역(104)에 접속되는 제1 플러그(111)상에 개구부를 갖는 포토레지스트막을 형성하고, 이 포토레지스트막을 마스크로 하여, 에칭을 행하여 제1 플러그(111)에 도달하는 콘택창(114)을 형성한다(도 17d).
또한, 기판상에 텅스텐막 및 실리콘 질화막을 순차 퇴적한 후, 패터닝을 행하여, 제1 플러그(111)에 접속되는 비트선(115)과, 비트선상 질화막(116)을 형성한다(도 17e).
그리고, 기판상에 실리콘 질화막을 퇴적한 후, 이방성 에칭을 행하여, 비트선(115) 및 비트선상 질화막(116)의 측면상에 비트선 측벽질화막(117)을 형성한다(도 17f).
또한, 실리콘 산화막으로 이루어지는 제2 층간절연막(118)을 퇴적하고, CMP 평탄화법을 사용하여 표면을 평활화한 후, 제2 층간절연막(118) 및 실리콘산화막(113)에, 제2 플러그(112)에 도달하는 콘택창을 개구한다. 또한, 기판의 전체면상에 N형 다결정 실리콘막을 퇴적한 후, 제2 층간절연막(118)상의 N형 다결정 실리콘막을 CMP법을 사용하여 제거함으로써, 제2 플러그(112)에 접속되는 제3 플러그(119)를 형성한다(도 17g).
그리고, 루테늄막을 스퍼터법을 사용하여 퇴적한 후 패터닝하여, 스토리지 전극(120)을 형성한다. 다음에, BST막과, 루테늄막을 CVD법을 사용하여 순차 퇴적한 후, 이것들의 막을 패터닝하여, 용량막(121) 및 플레이트전극(122)을 형성한다(도 17h).
이상과 같은 DRAM의 메모리셀의 제조방법에 의하면, 도 17c에 나타내는, 공정중의 콘택창의 형성시에, 콘택창내에 게이트 측벽질화막(109)이나 게이트상 질화막(107)이 노출해도, 실리콘 산화막과 실리콘 질화막에 대한 에칭선택비를 충분히 높게 유지할 수 있으므로, 게이트상 질화막(107)이나 게이트 측벽질화막(109)이 제거되어 게이트전극(106)이 노출하는 것을 확실히 방지할 수 있다. 즉, 제1 플러그(111)나 제2 플러그(112)와 게이트전극(106)과의 단락을 방지할 수 있다.
또한 동일하게, 도 17g에 나타내는 공정중의 콘택창의 형성시에서, 콘택창내에 비트선 측벽질화막(117)이나 비트선상 질화막(116)이 노출해도, 비트선상 질화막(116)이나 비트선 측벽질화막(117)이 제거되어 비트선(115)이 노출하는 것을 확실히 방지할 수 있다. 즉, 제3 플러그(119)와 비트선(115)과의 단락도 방지된다.
이 예와 같이, 자기정합 콘택기술을 사용한 반도체의 제조방법에서는, 게이트전극(106)이나 비트선(115)의 상면의 막이나 측벽 등을 실리콘 질화막으로 형성함으로써, 콘택창의 형성시에 콘택창의 개구영역이 게이트전극(106) 및 비트선(115) 혹은 그것들의 측벽 등과 겹친 경우에도, 산화막과 질화막과의 에칭선택비에 의해, 측벽 등은 에칭되지 않는다. 따라서, 콘택창은, 하부의 게이트전극(106)의 측벽(109) 및 비트(115)의 측벽(117)의 폭으로 자기정합적으로 규정된다. 요컨대, 콘택홀의 패터닝에 따른 노광공정에서의 패턴정합의 어긋남을 고려할 필요가 없다. 즉, 노광장치의 패턴정합의 정밀도가 불충분해도, 패턴정합시의 마진을 작게 할 수 있으므로, 반도체장치의 고집적화에 기여할 수 있다.
상기한 바와 같이, 자기정합 콘택기술은 층간절연막을 구성하는 산화막과 질화막과의 에칭선택비를 이용하고 있다. 그 때문에, 종래의 자기정합 콘택구조를 갖는 반도체장치에서는, 게이트전극이나 배선의 주위에 질화막이 설치된다. 그러나, 질화막은 유전율이 높고, 그 비유전율은 약 7이므로(산화막의 비유전율은 3.9 정도), 자신정합 콘택구조를 갖는 반도체장치의 게이트전극이나 배선사이의 기생용량은 커진다. 이 용량의 증가는, 반도체장치의 저소비전력화 및 고속화의 큰 방해가 된다. 또한, 배선간격이 좁아지면 배선 사이의 용량은 급격히 증가하기 때문에, 최근의 반도체장치의 배선구조의 미세화가 진행함에 따라, 그것은 보다 큰 문제로 되어 있다.
예컨대, DRAM의 비트선의 용량이 커지면, 센스앰프로 판별하는 신호전압이 작아지므로, 오동작을 일으키기 쉬워진다. 또한, 비트선의 신호전달의 지연시간이길어지므로, 각각의 비트선의 길이를 짧게 하지 않으면 안된다. 또한, 그것들의 비트선 1개마다 센스앰프를 설치하는 영역이 필요하기 때문에 칩 면적이 증대하며, 1장의 웨이퍼로부터 얻을 수 있는 칩수가 적어짐으로써 비용의 상승을 초래하고 만다. 또한, DRAM의 게이트전극에 있어서도, 용량이 커지면 인버터의 지연시간이 질어지는 등의 문제가 생긴다.
본 발명은 이상과 같은 과제를 해결하기 위해 이루어진 것으로, 자기정합 콘택구조를 갖는 반도체장치에 있어서, 전극 혹은 배선사이의 기생용량을 억제할 수 있는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1은 실시예에 관한 반도체장치의 구성을 나타내는 단면도이다.
도 2는 실시예에 관한 반도체장치의 효과를 설명하기 위한 도면이다.
도 3은 실시예에 관한 반도체장치의 효과를 설명하기 위한 도면이다.
도 4는 실시예에 관한 반도체장치의 제조방법을 나타내는 공정도이다.
도 5는 실시예에 관한 반도체장치의 제조방법을 나타내는 공정도이다.
도 6은 실시예에 관한 반도체장치의 제조방법을 나타내는 공정도이다.
도 7은 실시예에 관한 반도체장치의 제조방법을 나타내는 공정도이다.
도 8은 실시예에 관한 반도체장치의 제조방법을 나타내는 공정도이다.
도 9는 실시예에 관한 반도체장치의 제조방법을 나타내는 공정도이다.
도 10은 실시예에 관한 반도체장치의 제조방법을 나타내는 공정도이다.
도 11은 실시예에 관한 반도체장치의 구성을 나타내는 단면도이다.
도 12는 실시예에 관한 반도체장치의 제조방법의 변형예를 나타내는 공정도이다.
도 13은 실시예에 관한 반도체장치의 제조방법의 변형예를 나타내는 공정도이다.
도 14는 실시예에 관한 반도체장치의 제조방법의 변형예를 나타내는 공정도이다.
도 15는 실시예에 관한 반도체장치의 제조방법의 변형예를 나타내는 공정도이다.
도 16은 실시예에 관한 반도체장치의 변형예를 나타내는 단면도이다.
도 17은 종래의 반도체장치의 제조방법을 나타내는 공정도이다.
*도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 게이트 절연막
3 : 게이트전극
4a, 4b, 7, 9a, 9b : 저유전율 절연막(low-k막)
5, 10 실리콘 질화막 6 : TEOS 산화막
8 : 비트선11 : BPSG막
12 : 콘택플러그 13 : 스토리지 노드전극
제1 국면의 반도체장치는, 실리콘 질화막을 전극 및 배선과 콘택플러그 사이의 절연막으로 사용한 자기정합 콘택구조를 갖는 반도체장치에 있어서, 적어도 상기 전극 및 배선과 상기 실리콘 질화막과의 사이에, 상기 전극 및 배선에 접하여 설치되고 상기 실리콘 질화막보다도 유전율이 낮은 저유전율 절연막을 구비하는 것을 특징으로 한다.
제2 국면의 반도체장치는, 제1 국면에 기재의 반도체장치에 있어서, 상기 전극 및 배선이, 게이트 절연막상에 형성된 게이트전극이고, 상기 저유전율 절연막 및 상기 실리콘 질화막이, 상기 게이트 전극의 측면 및 상면에 형성되는 것을 특징으로 한다.
제3 국면의 반도체장치는, 제1 국면 또는 제2 국면에 기재의 반도체장치에있어서, 상기 저유전율 절연막의 재료가, SiOF막, SiOC막, 유기SOG(Spin On Glass)막, HSQ(Hydrogensilsesquioxane), CVD 유기실리콘 산화막, 포러스 실리카, 유기고분자막, 폴리이미드, 방향족 에테르, 방향족 탄화수소, 시클로부탄 유도체, 불소수지, 아모르퍼스 플루오르카본 중 어느 하나인 것을 특징으로 한다.
제4 국면의 반도체장치의 제조방법은, (a) 반도체기판상에 전극 및 배선을 형성하는 공정과, (b) 상기 전극 및 배선의 상면 및 측면에 실리콘 질화막보다도 유전율이 낮은 저유전율 절연막을 형성하는 공정과, (c) 상면 및 측면에 상기 저유전율 절연막이 형성된 상기 전극 및 배선의 상면 및 측면에 상기 실리콘 질화막을 형성하는 공정과, (d) 상기 실리콘 질화막상에 층간절연막을 형성하는 공정과, (e) 상기 층간절연막에 자기정합 콘택기술에 의해 콘택홀을 형성하는 공정을 구비하는 것을 특징으로 한다.
제5 국면의 반도체장치의 제조방법은, 제4 국면에 기재의 반도체장치의 제조방법에 있어서, 상기 저유전율 절연막의 재료가, SiOF막, SiOC막, 유기SOG막, HSQ, CVD 유기실리콘 질화막, 포러스 실리카, 유기고분자막, 폴리이미드, 방향족 에테르, 방향족 탄화수소, 시클로부탄 유도체, 불소수지, 아모프러스 플루오르카본 중 어느 하나인 것을 특징으로 한다.
(발명의 실시예)
<실시예 1>
도 1은 본 발명의 실시예에 관한 반도체장치의 구성을 나타내는 단면도이다.동도는 COB(Capacitor On Bitline)구조를 갖는 DRAM의 예를 나타내고 있다. 이 도면에서, 1은 실리콘기판, 2는 게이트 절연막, 3은 게이트전극, 4a, 4b, 7, 9a, 9b는 저유전율 절연막(low-k막), 5, 10은 실리콘 질화막, 6은 TEOS 산화막, 8은 비트선, 11은 BPSG(Boro-phospho Silicate Glass)막, 12는 콘택플러그, 13은 스토리지 노드전극을 각각 나타내고 있다.
구체적인 각부의 재질의 예로서, 게이트전극(2)으로서는 실리콘 산화막, 게이트전극(3)으로서는 WSi나 폴리실리콘, 비트선(8)으로서는 W, 콘택플러그(12) 및 스토리지 노드절연막(13)으로서는 폴리실리콘 등을 들 수 있다. 또한, 4a, 4b, 7, 9a, 9b에 사용되는 low-k막으로서는, 예컨대, SiOF막, SiOC막, 유기SOG(Spin On Glass)막, HSQ(Hydrogensilsesquioxane), CVD 유기실리콘 산화막, 포러스 실리카, 유기고분자막, 폴리이미드, 방향족 에테르, 방향족 탄화수소, 시클로부탄 유도체, 불소수지, 아모르퍼스 플루오르카본 등을 들 수 있다. 이들 low-k막의 재료는 비유전율은 2.0∼3.0 정도이며, 실리콘 산화막(비유전율 3.9 정도)보다도 더욱 낮은 유전율인 것이 알려져 있다.
도 1에서 아는 바와 같이 게이트전극(2)과 비트선(8)의 주위에는, 자기정합콘택(SAC)을 위한 실리콘 질화막(5, 10)이 설치되어 있다. 본 실시예에 관한 반도체장치는, 그와 같은 게이트전극(3) 및 비트선(8)과 실리콘 질화막(5,, 10)과의 사이에, 게이트전극(3) 및 비트선(8)에 접하도록 low-k막(4a, 4b, 7, 9a, 9b)을 갖는 것을 특징으로 한다. 이것들의 low-k막의 존재에 의해, 게이트전극(3) 및 비트선(8), 콘택플러그(12)와의 사이에 SAC를 위한 실리콘 질화막이 존재하는 것에의한 기생용량의 증가를 작게 할 수 있다.
본 실시예에서는, 0.2㎛ 이하의 디자인룰의 워드선(게이트) 및 비트선의 주위에 SAC 구조를 채용했다. 예컨대, 비트선(8)의 폭을 0.1㎛, 높이를 0.1㎛로 했을 때, low-k막 9a, 9b 및 7의 두께를 0.01㎛로 하면, 비트선(8)의 기생용량을 약 3% 감소시킬 수 있다. 동일하게, low-k막 9a, 9b 및 7의 두께를 0.02㎛로 하면, 비트선(8)의 용량을 약 6% 감소시킬 수 있다.
여기서, 분명히 low-k막의 두께가 두꺼운 만큼 용량의 감소율은 커지지만, low-k막을 0.01㎛ 정도로 얇게 하는 것은, 디자인룰의 스케일을 변경하는 일 없이, 본 발명을 종래의 반도체장치의 제조공정에 용이하게 적용할 수 있다는 이점이 있다.
또한, 당연히 low-k막의 비유전율이 낮은 만큼 용량의 감소율은 커진다. 예컨대, 상기한 바와 같은 비유전율 2.0~3.0의 재료를 사용하면, 전극 및 배선의 주위에 실리콘 질화막을 설치하지 않은(즉 SAC를 사용하지 않음) 구조와 동등할 때까지 용량을 감소시키는 것도 이론상 가능하다. 단, 실리콘 질화막(5, 10)보다도 낮은 유전율의 재료(예컨대 실리콘 산화막)이기만 하면, 어느 정도의 용량감소의 효과를 얻을 수 있는 것은 명백하다.
상기한 바와 같이, low-k막 4a, 4b, 7, 9a, 9b는 게이트전극(3) 혹은 비트선(8)에 접하도록 설치된다. 명백하게, 용량을 감소시키려는 전극이나 배선의 주위에 low-k막을 설치하기만 하면, 그 효과는 얻을 수 있다. 그러나, 해당 전극이나 배선에 접하도록 low-k막을 설치함으로써, 보다 효율적으로 그 효과를 얻을 수있다. 이하, low-k막을 전극이나 배선에 접하도록 설치하도록 설치하는 것에 의한 효과에 대하여 설명한다.
우선, 도 2에 나타내는 바와 같은 평행평판의 전극 elec1과 elec3과의 사이에, 각각 유전율이 다른 3개의 유전체층이 존재하는 평행평판형 콘덴서를 생각한다. 이 도면과 같이, 3개의 유전체층의 유전율을 elec1에서 가까운 쪽으로부터 ε1, ε2, ε3으로 하고, 동일하게 각각의 유전체층의 두께를 d1, d2, d3으로 한다.
이때, elec1의 전하량 Q는 전하밀도 ρ(r)에 의해,
로 표시된다. 또한, 유전율을 ε(r), 정전포텐셜을 Φ(r)로 하면, 포이슨의 방정식
으로부터,
가 된다. E(r)는 전계이다. 여기서, 전극 사이에는 전하는 없으므로, 콘덴서중에서 전속밀도 D(r)=ε(r) E(r)는 일정하다. 요컨대, 유전율 ε1, ε2, ε3의 각유전체층내의 전계를 각각 E1, E2, E3으로 하면, D(r)=ε1·E1= ε2·E2=ε3·E3=D0(정수)으로 할 수 있다. 따라서, E1=D0/ε1, E2=D0/ε2, E3=D0/ε3으로 할 수 있다.
여기서, elec1과 elec3과의 사이에 단위전압을 인가했을 때의 전계를 E0(r)으로 하면, elec1과 elec3과의 사이에 전압 V를 인가한 경우의 전하 Q는,
이므로, 이 콘덴서의 정전용량 C는,
이다. 또한, E0(r)의 정의로부터,
이므로,
로 할 수 있다. 따라서, 정전용량 C는,
로서 산출된다. S는 평행평판의 면적이다. 이 식에서 아는 바와 같이, 평행평판의 콘덴서에서는, 전극 사이의 각 유전체층의 순번에 와 정전용량이 결정된다. 요컨대, 도 2에서, 전극 elec1과 elec3 사이의 각 유전체층을, 각각 제1층(ε1, d1), 제2층(ε2, d2), 제3층(ε3, d3)으로 했을 때, 예컨대 제1층과 제3층과의 위치가 교체되었다고 해도, 콘덴서의 정전용량에는 변화는 생기지 않는다.
다음에, 전극 elec1과 elec3이, 도 3에 나타내는 바와 같은 원통형의 형상인 경우를 생각한다. 여기서도, 전극 elec1과 elec3과의 사이에, 각각 유전율이 다른 3개의 유전체층이 존재한다. 이 도면과 같이, 3개의 유전체층의 유전율을 elec1에서 가까운 쪽으로부터(내측으로부터) ε1, ε2, ε3으로 하고, 동일하게 각각의 유전체층의 두께를 d1, d2, d3으로 한다. 또한, 동도에 나타내는 바와 같이, elec1의 반경을 R0, R0+d1=R1, R1+d2=R2, R2+d3=R3으로 놓는다.
이때도, elec1의 전하량 Q는, 유전율 ε(r), 전계 E(r)에 의해,
로 표시된다. 여기서, L을 이 전극의 원통의 길이, r을 원통중심에서의 반경으로 한다.
로 할 수 있고, E(r)= Q/(ε(r)·2πrL)로 할 수 있다.
따라서, 전극 elec1과 elec3과의 사이의 전압을 V로 하면,
가 된다. 따라서, 이 콘덴서의 정전용량 C는,
으로 산출된다.
여기서, d1=d2=d3 또한, ε1>ε2>ε3이라 하고, ε1과 ε3을 교체했을 때의 정전용량 C의 변화를 생각한다. 도 3과 같이 각 유전체층의 유전율이 elec1에서 가까운 측으로부터 ε1, ε2, ε3일 때의 정전용량을 C(ε1, ε2, ε3)로 나타낸다. 그것에 대하여, 도 3에서 ε1과 ε3을 교체한, 즉 elec1에서 가까운 측으로부터 ε3, ε2, ε1로 했을 때의 정전용량을 C(ε3, ε2, ε1)로 나타낸다. 이때,
가 된다. 이 식에서, ε1>ε2>ε3으로부터,
이다. 또한, R0<R1<R2<R3으로부터,
이고, 또한,
이 된다. 따라서, C(ε1, ε2, ε3)-C(ε3, ε2, ε1)>0이 성립한다. 따라서, 도 3과 같은 원통형의 콘덴서의 경우는, 작은 유전율의 유전체층을 보다 내측에 배치함으로써 정전용량은 작아진다. 요컨대, 전속밀도가 보다 높아지는 내측에, 유전율이 낮은 유전체층을 배치함으로써 전속밀도가 완화되므로, 정전용량이 작아진다. 바꾸어 말하면, 정전용량을 효율적으로 작게 하기 위해서는, 작은 유전율의 유전체층을 전극 elec1에 접하도록 설치하면 된다. 이것은, 도 1에 나타낸 바와 같은 게이트전극(3)이나 비트선(8)의 용량을 작게 하려는 경우, 유전율이 낮은 low-k막을, 해당 게이트전극(3)이나 비트배선에 접하도록 설치함으로써 효율적으로 그 효과를 얻을 수 있는 것을 나타내고 있다.
여기서, 구체적인 예를 나타낸다. 이하, 설명의 편의상, 도 3의 원통형의 콘덴서의 전극 사이에 있는 3개의 유전체층을 전극 elec1에 가까운 쪽으로부터, 각각 제1층(ε1, d1), 제2층(ε1, d1), 제3층(ε1, d1)이라 칭한다. 또한, 실리콘 산화막의 비유전율을 3.9, 실리콘 질화막의 비유전율을 7.O, low-k막의 비유전율을 3.0으로 한다. 또한, 진공의 유전율을 ε0, 원통형 콘덴서의 길이를 L, 전극 elec1의 반경 R0=0.1㎛로 한다.
우선, 각 유전체층의 두께를 각각 0.1㎛로 하고, 제1층을 low-k막, 제2층을 실리콘 산화막, 제3층을 실리콘 질화막으로 했을 때, 원통형 콘덴서의 정전용량 C를 구한다. 조건으로부터, ε1=3.0×ε0, ε2=3.9×εO, ε3= 7.0× ε0, R0=0.1, R1=0.2, R2=0.3, R3=0.4로 할 수 있으므로, 상기한 식으로부터, 정전용량 C=2.66×2πLε0이 된다.
한편, 동일한 형상의 콘덴서로, 제1층을 실리콘 산화막, 제2층을 low-k막, 제3층을 실리콘 질화막으로 했을 때의 정전용량 C는, ε1=3.9×ε0, ε2=3.0×εO,ε3=7.0×ε0, R0=0.1, R1=0.2, R2=0,3, R3=0.4이므로, 정전용량 C=2.83×2πLε0이 된다. 요컨대, 제1층을 low-k막, 제2층을 실리콘 산화막, 제3층을 실리콘 질화막으로 했을 때에 비교하여, 6% 정도 정전용량이 커진다. 이 결과로부터도, 정전용량을 효율적으로 작게 하기 위해서는, 작은 유전율의 유전체층을 전극 elec1에 접하도록 설치하면 되는 것을 안다. 그것에 의해, 도 1에 나타낸 바와 같은 게이트전극(3)이나 비트선(8)의 용량을 작게 하려는 경우, 유전율이 낮은 low-k막을, 해당 게이트전극(3)이나 비트선(8)에 접하도록 설치함으로써 효율적으로 그 결과를 얻을 수 있는 것을 확신할 수 있다.
다음에, 전극 elec1에 접하는 제1층으로서 두께 0.01㎛의 low-k막이 존재하는 경우와, 존재하지 않는 경우를 비교한다. 여기서, SAC를 위해 설치되는 실리콘 질화막의 두께는, 산화막과의 에칭선택비 등을 고려하면 0.1㎛ 정도의 두께를 필요로 하기 때문에, 제2층 및 제3층의 두께는, 0.1㎛로 한다.
우선, 제1층을 두께 0.01㎛의 low-k막, 제2층을 두께0.1㎛의 실리콘 산화막, 제3층을 두께 0.1㎛의 실리콘 질화막으로 했을 때의 원통형 콘덴서의 정전용량 C를 구한다. 조건으로부터, ε1=3.0×ε0, ε2=3.9×ε0, ε3= 7.0×ε0, R0=0.10, R1=0.11, R2=0.21, R3=0.31이 되며, 정전용량 C=3.95×2πLε0이 된다.
한편, 제1층에 low-k막이 존재하지 않은 경우(즉 제1층도 실리콘 산화막인 경우)의 정전용량 C는, ε1= ε2=3.9×ε0, ε3= 7.0×ε0, R0=0.10, R1=0.11, R2=0.21, R3=0.31로 하고, 정전용량 C=4.07×2πLε0이 된다, 요컨대, 제1층으로서 두께 0.01㎛의 low-k막이 존재하는 경우에 비교하여 3% 정도 정전용량이 커진다.
또한, 전극 elec1에 접하는 제1층으로서 두께 O.02㎛의 low-k막이 존재하는 경우와 존재하지 않는 경우를 비교한다. 여기서도, 제2층 및 제3층의 두께는, 0.1㎛로 한다.
우선, 제1층을 두께 0.02㎛의 low-k막, 제2층을 두께0.1㎛의 실리콘 산화막, 제3층을 두께 0.1㎛의 실리콘 질화막으로 했을 때의 원통형 콘덴서의 정전용량 C를 구한다. 조건으로부터, ε1=3.0×ε0, ε2=3.9×ε0, ε3= 7.0×ε0, R0=0.10, R1=0.12, R2=0.22, R3=0.32가 되며, 정전용량 C=3.71×2πLε0이 된다.
다음에, 제1층에 low-k막이 존재하지 않은 경우(즉 제1층도 실리콘 산화막인 경우)의 정전용량 C는, ε1= ε2= 3.9×ε0, ε3=7.0×ε0, R=0.10, R1=0.12, R2=0.22, R3=0.32로 하고, 정전용량 C=3.91×2πLε0이 된다. 요컨대, 제1층으로서 두께 0.02㎛의 low-k막이 존재하는 경우에 비교하여, 5% 정도 정전용량이 커진다.
이상으로부터, low-k막의 0.01㎛나 0.02㎛로 얇은 경우에서도, 충분히 효과를 얻을 수 있는 것을 안다. 이것은, 도 1에 나타낸 바와 같은 게이트전극(3)이나 비트선(8)의 주위에 설치하는 low-k막의 두께를 디자인룰의 스케일을 변경할 필요가 없을 정도로 얇게 해도, 해당 게이트전극(3)이나 비트선(8)의 용량을 작게 하는 효과를 충분히 얻을 수 있는 것을 나타내고 있다.
도 4∼도 10은, 도 1에 나타낸 본 실시예에 관한 반도체장치의 제조방법을 나타내는 공정도이다. 또한, 이것들의 도면에 있어서, 도 1과 동일한 요소에 대해서는 동일부호를 붙이고 있다.
우선, 실리콘기판(1)상에 실리콘 산화막에 의한 게이트 절연막(2)을 형성한다(도 4). 다음에, 게이트 절연막(2)상에, 예컨대 WSi나 폴리실리콘을 퇴적시켜, 그 위에 low-k막을 형성하여 에칭함으로써 상면에 low-k막 4a를 갖는 게이트전극(3)을 형성한다. 더욱이 그 위에, low-k막 4b 및 실리콘 질화막(5)을 퇴적한다(도 5).
또한, TEOS 산화막(6)을 퇴적하여 CMP로 평탄화한 후, TEOS 산화막(6) 및 실리콘 질화막(5), low-k막 4b를 선택적으로 에칭하여 콘택홀을 형성한다(도 3). 가령, 이 콘택홀 형성시에 게이트전극(3)의 상면의 실리콘 질화막(5) 및 low-k막 4b가 에칭되었다고 해도, low-k막 4a의 존재에 의해, 게이트전극(3) 상면의 노출은 방지된다. 요컨대, 콘택홀의 위치는 자기정합적으로 규정된다.
그 후, 폴리실리콘을 퇴적하여 콘택홀을 매립하고, TEOS 산화막(6)상의 폴리실리콘을 에칭함으로써, 콘택홀내에 콘택플러그(12)를 형성하고, 또한 low-k막(7)을 퇴적한다(도 7).
그리고, low-k(7)막 상에 예컨대 W나 폴리실리콘을 퇴적시켜, 그 위에 low-k막을 형성하여 에칭함으로써 상면에 low-k막 9a를 갖는 비트선(8)을 형성한다. 더욱이 그 위에 low-k막 9b 및 실리콘 질화막(10)을 퇴적한다(도 8).
그 후, BPSG막(11)을 퇴적하여 평탄화한 후, BPSG막(11) 및 실리콘 질화막(10), low-k막 9b를 선택적으로 에칭하여 콘택홀을 형성한다. 가령, 이 콘택홀 형성시에 비트선(8)의 상면의 실리콘 질화막(10) 및 low-k막 9b가 에칭되었다고 해도, low-k막 9a의 존재에 의해, 비트선(8) 상면의 노출은 방지된다. 요컨대, 콘택홀의 위치는 자기정합적으로 규정된다. 그 후, 폴리실리콘을 퇴적하여 콘택홀을 매립하며, BPSG막(11)상의 폴리실리콘을 에칭함으로써, 콘택홀내에 콘택플러그(12)를 형성한다(도 9). 그리고, 그 위에 스토리지 노드전극(13)을 형성한다(도 10).
이상과 같이, 도 6이나 도 9에 나타내는 공정중의 콘택홀의 형성시에서, 콘택홀내에 게이트전극(3), 비트선(8)상의 실리콘 질화막(5, 10)이 노출해도, 콘택플러그(12)와 게이트전극(3)이나 비트선(8)과의 단락을 방지할 수 있다.
또한, 게이트전극(3)과 비트선(8)의 주위에는, 실리콘 질화막(5, 10)이 형성되지만, 게이트전극(3) 및 비트선(8)에 접하도록 low-k막 4a, 4b, 7, 9a, 9b가 형성되므로, 실리콘 질화막이 존재하는 것에 의한 기생용량의 증가를 작게 할 수 있다.
이상과 같은 공정에 의해, 도 1에 나타낸 본 실시예에 관한 반도체장치가 형성된다.
또한, 비트선(8)상의 low-k막 9b 및 실리콘 질화막(10)을 형성한 후에, BPSG 막을 퇴적하는 일 없이 콘택홀 및 콘택플러그를 형성해도 좋다. 그 경우, 도 11에 나타내는 바와 같이, 실리콘 질화막(10)상에 직접 스토리지 노드전극이 형성되는 구성이 된다.
<변형예>
이상의 설명에서는, 본 발명은 SAC 구조를 갖는 반도체장치의 전극 혹은 배선에 대하여 low-k막을 형성하는 구성을 나타냈다. 그러나, 반도체장치의 구성에의하지 않고 소위 전극이나 배선의 용량의 삭감을 도모하는 경우에, 해당 전극이나 배선에 low-k막을 설치하는 것은 유효하다.
예컨대, 도 12∼도 15는, 본 발명의 변형예를 나타내는 도면이며, 일반적인 MOS 트랜지스터에서의 게이트전극에 low-k막을 설치하는 경우의 공정도를 나타내고 있다.
우선, 실리콘기판(21)상에 실리콘 산화막에 의해 게이트 절연막(22)을 형성한다(도 12). 다음에, 게이트 절연막(22)상에, 예컨대 WSi나 폴리실리콘을 퇴적시켜 패터닝함으로써 게이트전극(23)을 형성한 후, low-k막 24를 퇴적한다(도 13). 그 후, 도 14와 같이 게이트전극(23)의 측면하부에 low-k막 24가 잔류하도록 에칭하고, 게이트전극(23)을 마스크로 하여, 이온주입에 의해 N-소스 드레인영역(25)을 형성한다. 그리고, 실리콘 질화막을 퇴적시켜 에치백을 행하며, 사이드월을 형성한 후, 또 이온주입에 의해 N+ 소스 드레인영역을 형성한다(도 15).
이상의 공정에 의해, 도 15에 나타내는 바와 같이, 게이트전극(23)의 측면하부에 low-k막 24를 갖는 MOS 트랜지스터가 형성된다. 게이트전극(23)의 측면하부에는 특히 전속밀도가 높은 것이 알려져 있으며, 그 부분에 low-k막을 형성함으로써, 효율 좋게 전속밀도를 완화하여 게이트전극(23)의 기생용량을 작게 할 수 있다.
물론 low-k막 24가 게이트전극의 측면 및 상면에도 잔류하는 구성만이어도 된다. 또한, 상기한 실시예에서 나타낸 바와 같이, 이 경우도 low-k막을 게이트전극(24)에 접하도록 형성함으로써, 효율 좋게 게이트전극(23)의 용량저하의 효과를 얻을 수 있다.
또한, 예컨대 도 16은, 본 발명의 다른 변형예를 나타내고 있으며, 일반적인 배선의 주위에 low-k막을 설치하는 예이다. 이 도면에서, 31은 실리콘기판, 32는 폴리이미드에 의한 층간절연막, 33은 low-k막, 34는 알루미늄 배선, 35는 실리콘 질화막이다. 이 도면에 나타내는 바와 같은 일반적인 배선 34에서도 그 주위에 low-k막 33을 설치함으로써, 배선 34의 용량을 작게 하는 것을 할 수 있는 것은 명백하다. 또한, 이 경우도 low-k막 33을 배선 34에 접하도록 형성함으로써, 효율 좋게 배선 34의 용량을 저하시킬 수 있는 것은 말할 필요도 없다.
제1 국면의 반도체장치에 의하면, 실리콘 질화막을 전극 및 배선과 콘택플러그 사이의 절연막으로서 사용한 자기정합 콘택구조를 갖는 반도체장치에 있어서, 적어도 전극 및 배선과 실리콘 질화막과의 사이에, 전극 및 배선에 접하여 설치되고 실리콘 질화막보다도 유전율이 낮은 저유전율 절연막을 구비하므로, 전극 및 배선과 콘택플러그와의 사이에 SAC를 위한 실리콘 질화막이 존재하는 것에 의한 기생용량의 증가를 작게 할 수 있다.
제2 국면의 반도체장치에 의하면, 제1 국면에 기재의 반도체장치에 있어서, 전극 및 배선이, 게이트 절연막상에 형성된 게이트전극이고, 저유전율 절연막 및 실리콘 질화막이, 게이트전극의 측면 및 상면에 형성되므로, 게이트전극과 콘택플러그와의 사이에 SAC를 위한 실리콘 질화막이 존재하는 것에 의한 기생용량의 증가를 작게 할 수 있다.
제3 국면의 반도체장치에 의하면, 제1 국면 또는 제2 국면에 기재의 반도체장치에 있어서, 저유전율 절연막의 재료가, SiOF막, 유기SOG(Spin On Glass)막, HSQ(Hydrogensilsesquioxane) CVD 유기실리콘 산화막, 포러스 실리카, 유기고분자막, 폴리이미드, 방향족 에테르, 방향족 탄화수소, 시클로부탄 유도체, 불소수지, 아모르퍼스 플루오르카본 중 어느 하나이므로, 전극 및 배선과 콘택플러그와의 사이에 SAC를 위한 실리콘 질화막이 존재하는 것에 의한 기생용량의 증가를 작게 할 수 있다.
제4 국면의 반도체장치의 제조방법에 의하면, (a) 반도체기판상에 전극 및 배선을 형성하는 공정과, (b) 전극 및 배선의 상면 및 측면에 실리콘 질화막보다도 유전율이 낮은 저유전율 절연막을 형성하는 공정과, (c) 상면 및 측면에 저유전율 절연막이 형성된 전극 및 배선의 상면 및 측면에 실리콘 질화막을 형성하는 공정과, (d) 실리콘 질화막상에 층간절연막을 형성하는 공정과, (e) 층간절연막에 자기정합 콘택기술에 의해 콘택홀을 형성하는 공정을 구비하므로, 전극 및 배선과 콘택플러그와의 사이에 SAC를 위한 실리콘 질화막이 존재하는 것에 의한 기생용량의 증가를 작게 할 수 있다.
제5 국면의 반도체장치의 제조방법에 의하면, 제4 국면에 기재의 반도체장치의 제조방법에 있어서, 저유전율 절연막의 재료가, SiOF막, SiOC막, 유기SOG막, HSQ, CVD 유기실리콘 산화막, 포러스 실리카, 유기고분자막, 폴리이미드, 방향족 에테르, 방향족 탄화수소, 시클로부탄 유도체, 불소수지, 아모르퍼스 플루오르카본 중 어느 하나이므로, 전극 및 배선과 콘택플러그와의 사이에 SAC를 위한 실리콘 질화막이 존재하는 것에 의한 기생용량의 증가를 작게 할 수 있다.

Claims (3)

  1. 실리콘 질화막을 전극 및 배선과 콘택플러그 사이의 절연막으로서 사용한 자기정합 콘택구조를 갖는 반도체장치에 있어서,
    적어도 상기 전극 및 배선과 상기 실리콘 질화막과의 사이에, 상기 전극 및 배선에 접하여 설치되고 상기 실리콘 질화막보다도 유전율이 낮은 저유전율 절연막을 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 전극 및 배선이 게이트 절연막 상에 형성된 게이트전극이고,
    상기 저유전율 절연막 및 상기 실리콘 질화막이 상기 게이트전극의 측면 및 상면에 형성되는 것을 특징으로 하는 반도체장치.
  3. (a) 반도체 기판 상에 전극 및 배선을 형성하는 공정과,
    (b) 상기 전극 및 배선의 상면 및 측면에 실리콘 질화막보다도 유전율이 낮은 저유전율 절연막을 형성하는 공정과,
    (c) 상면 및 측면에 상기 저유전율 절연막이 형성된 상기 전극 및 배선의 상면 및 측면에 상기 실리콘 질화막을 형성하는 공정과,
    (d) 상기 실리콘 질화막 상에 층간절연막을 형성하는 공정과,
    (e) 상기 층간절연막에 자기정합 콘택기술에 의해 콘택홀을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
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