KR20090077157A - 반도체 소자의 기둥형 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 기둥형 캐패시터 형성방법에 관한 것으로, 기둥형 캐패시터 형성시 하부 전극용 물질막 증착시 발생하는 심의 상부를 막기 위해 하부 전극용 물질막을 두 번에 나누어 증착하는 반도체 소자 캐패시터 형성방법에 관한 것이다.
Description
본 발명은 반도체 소자의 기둥형 캐패시터 (pillar capacitor) 형성방법에 관한 것으로, 기둥형 캐패시터 형성시 하부 전극용 물질막 증착시 발생하는 심 (seam)의 상부를 막기 위해 하부 전극용 물질막을 두 번에 나누어 증착하는 반도체 소자 캐패시터 형성방법에 관한 것이다.
집적도 향상을 위해 미세 패턴을 형성하면서 DRAM 메모리 셀의 캐패시터 구조는 원하는 캐패시턴스 (Cs) 값을 확보하기 위해 오목형 (concave) 및 원통형 (cylinder) 구조를 형성하는 방향으로 진화되어 왔다. 최근에는 캐패시터 형성시 하부 전극을 기둥 형태로 형성하는 시도가 이루어지고 있는데 옥사이드를 증착한 후 홀 형태로 식각하고 그 뒤에 하부 전극용 물질막인 TiN을 증착한 뒤 CMP나 전면 식각을 통해 절연시키고 옥사이드를 제거하는 방법을 통해 TiN 기둥을 형성하는 방법을 시도하고 있다. 그러나 이 방법의 약점은 TiN을 증착할 때 장단축비 (aspect ratio)가 너무 높아 미세한 심이 형성된다는 것이다.
TiN 증착시 발생한 심은 후속 공정에서 옥사이드 에칭용 시약 (ehchant)과 같은 케미컬이 스며들 수 있어서, 하부의 TiN 증착 상태가 양호하지 못할 경우, 이 TiN 하부의 저장 전극 콘택 플러그 (폴리)를 어택 (attack)할 소지가 있다.
본 발명에서는 기둥형 캐패시터 형성시 기둥형의 하부 전극 내 형성되는 심을 통하여 후속 공정에서 케미컬이 스며드는 문제를 해결하고자 한다.
본 발명은 기둥형 캐패시터 형성시 하부 전극용 물질막 증착시 발생하는 심의 상부를 막기 위해 하부 전극용 물질막을 두 번에 나누어 증착하는 반도체 소자 캐패시터 형성방법을 제공한다.
구체적으로, 본 발명에서는
반도체 기판 상에 저장 전극 콘택 플러그를 형성하는 단계;
상기 저장 전극 콘택 플러그가 형성된 반도체 기판 상부에 저장 전극용 트렌치가 형성된 층간절연막을 형성하는 단계;
상기 트렌치를 매립하는 제1 하부 전극용 물질막을 증착하는 단계;
상기 층간절연막이 노출될 때까지 상기 제1 하부 전극용 물질막에 대한 제1 평탄화 공정을 수행하여 제1 하부 전극용 물질막 패턴을 형성하는 단계;
상기 제1 하부 전극용 물질막 패턴의 상부를 식각하는 단계;
상기 노출된 층간절연막 및 식각된 제1 하부 전극용 물질막 패턴 상부 표면에 제2 하부 전극용 물질막을 증착하는 단계;
상기 제2 하부 전극용 물질막 상부에 캡핑 옥사이드층을 증착하는 단계;
상기 층간절연막을 식각 방지막으로 하여 상기 제2 하부 전극용 물질막 및 캡핑 옥사이드층을 제2 평탄화 공정으로 분리하여 제2 하부 전극용 물질막 패턴 및 캡핑 옥사이드 패턴을 형성하는 단계; 및
상기 층간 절연막 및 캡핑 옥사이드 패턴을 제거하여 하부 전극을 형성하는 단계를 포함하는 반도체 소자의 기둥형 캐패시터 형성방법을 제공한다.
상기 제1 하부 전극용 물질막 패턴 및 제2 하부 전극용 물질막 패턴은 동일한 물질로서, 각각 TiN인 것이 바람직하다.
상기 제1 및 제2 평탄화 공정은 각각 화학적 기계적 연마 (Chemical Mechanical Polishing, CMP) 공정 또는 전면 식각 (Etch back) 공정으로 수행되는 것이 바람직하다.
상기 제1 하부 전극용 물질막 내부에 심이 존재하는 경우에, 상기 제1 평탄화 공정에 의해 제1 하부 전극용 물질막 패턴 상부에 심이 노출된다.
상기 심이 노출된 제1 하부 전극용 물질막의 상부를 식각하는 단계는 Cl2 가스를 포함하는 소스 가스를 이용한 건식 식각 공정으로 진행하는 것이 바람직하다.
상기와 같이 노출된 심은 제2 하부 전극용 물질막 패턴에 의해 매립된다.
즉, 상기 제2 하부 전극용 물질막을 증착하는 단계는 상기 오픈된 심을 막는 공정으로서, 노출된 층간절연막 및 식각된 제1 하부 전극용 물질막 패턴 상부 표면을 따라 증착된다.
본 발명의 방법에 따르면 캐패시터의 하부 전극 형성시 발생하는 심에 의한 악영향을 최소화할 수 있어, 공정 안정성을 확보할 수 있다. 또한, 하부 전극 상부의 프로필로 인해 다소간의 캐패시턴스 증가 효과도 얻을 수 있다.
이하, 본 발명을 첨부 도면을 참고로 하여 더욱 상세히 설명한다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 기둥형 캐패시터 형성 방법을 도시한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판 상에 저장 전극 콘택 플러그 (15)를 형성하고, 그 상부에 저장 전극용 트렌치 (T)가 형성된 층간절연막 (16, 18)을 형성한다.
도 1b를 참조하면, 상기 트렌치 (T)를 매립하는 제1 하부 전극용 물질막 (21a)를 형성하는데, 제1 하부 전극용 물질막 (21a)은 TiN으로 이루어지는 것이 바람직하다. 하부 전극 물질막 (21a)을 형성하기 위하여, 예를 들면 TiN을 순차 흐름 증착 (sequential flow deposition: SFD) 하는데, 이때 하부 전극 물질막 (21a) 내부에 심 (S)이 형성되기 쉽다.
도 1c를 참조하면, 상기 제1 하부 전극용 물질막 (21a)을 분리하기 위하여 평탄화 공정을 수행하는데 이때 상기 심 (S)이 종종 노출된다.
종래의 방법에서는 하부 전극용 물질막을 분리할 때 도 1c와 같이 심이 외부로 노출되어 후속 공정시 케미컬 등이 이 심을 통하여 옥사이드 에칭용 시약과 같은 케미컬이 스며들 수 있어서, 하부 전극용 물질막의 증착 상태가 양호하지 못할 경우, 하부 전극용 물질막 하부의 저장 전극 콘택 플러그 (15)를 어택 (A)할 소지가 있다.
도 1d를 참조하면, 제1 하부 전극용 물질막 패턴 (21a)의 상부를 식각한다. 이때 식각 공정은 Cl2 가스를 이용하여 건식 식각하는 것이 바람직하데, 이때 제1 하부 전극용 물질막 패턴 (21a)을 구성하는 TiN은 층간절연막 (18)인 산화막과 맞닿아 있는 부분이 그렇지 않은 부분보다 상대적으로 덜 식각되므로 가운데가 가장자리보다 더 깊은 오목한 형태로 식각된다.
도 1e를 참조하면, 상기 전체 상부 표면을 따라 제2 하부 전극용 물질막 (21b)을 증착하여 상기 노출된 심 (S)을 막는다.
도 1f를 참조하면, 상기 제2 하부 전극용 물질막 (21b) 상부에 캡핑 옥사이드 (23)를 증착한다.
도 1g를 참조하면, 상기 제2 전극용 물질막 (21b)을 평탄화 공정으로 분리한다.
도 1h를 참조하면, 층간 절연막 (16, 18) 및 캡핑 옥사이드 (23)를 제거하여 하부 전극 (21')을 형성한다. 층간 절연막 (16, 18) 및 캡핑 옥사이드 (23)는 주로 습식 식각으로 제거되는데, 상기 도 1e에서 노출된 심 (S)을 막았기 때문에 습식 식각액 등이 하부 전극용 물질막 하부의 저장 전극 콘택 플러그 (15)를 어택할 수 없다.
도 1i를 참조하면, 하부 전극 (21') 표면에 유전체층 (25)을 형성하고, 그 표면에 상부 전극 (27)을 형성하여 반도체 소자의 기둥형 캐패시터를 형성한다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 기둥형 캐패시터 형성 방법을 도시한 공정 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
11: 반도체 기판
14, 16, 18: 층간절연막
15: 저장 전극 콘택 플러그
21 (21a, 21b): 하부 전극용 물질막
21': 하부 전극
23: 캡핑 옥사이드
25: 유전체층
27: 상부 전극용 물질막
T: 저장 전극용 트렌치
S: 심
A: 하부 어택
Claims (8)
- 반도체 기판 상에 저장 전극 콘택 플러그를 형성하는 단계;상기 저장 전극 콘택 플러그가 형성된 반도체 기판 상부에 저장 전극용 트렌치가 형성된 층간절연막을 형성하는 단계;상기 트렌치를 매립하는 제1 하부 전극용 물질막을 증착하는 단계;상기 층간절연막이 노출될 때까지 상기 제1 하부 전극용 물질막에 대한 제1 평탄화 공정을 수행하여 제1 하부 전극용 물질막 패턴을 형성하는 단계;상기 제1 하부 전극용 물질막 패턴의 상부를 식각하는 단계;상기 노출된 층간절연막 및 식각된 제1 하부 전극용 물질막 패턴 상부 표면에 제2 하부 전극용 물질막을 증착하는 단계;상기 제2 하부 전극용 물질막 상부에 캡핑 옥사이드층을 증착하는 단계;상기 층간절연막을 식각 방지막으로 하여 상기 제2 하부 전극용 물질막 및 캡핑 옥사이드층을 제2 평탄화 공정으로 분리하여 제2 하부 전극용 물질막 패턴 및 캡핑 옥사이드 패턴을 형성하는 단계; 및상기 층간 절연막 및 캡핑 옥사이드 패턴을 제거하여 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 기둥형 캐패시터 형성방법.
- 청구항 1에 있어서,상기 제1 하부 전극용 물질막 패턴 및 제2 하부 전극용 물질막 패턴은 동일 한 물질로 이루어진 것을 특징으로 하는 반도체 소자의 기둥형 캐패시터의 형성방법.
- 청구항 1 또는 청구항 2에 있어서,상기 제1 하부 전극용 물질막 패턴 및 제2 하부 전극용 물질막 패턴은 각각 TiN으로 이루어진 것을 특징으로 하는 반도체 소자의 기둥형 캐패시터의 형성방법.
- 청구항 1에 있어서,상기 제1 및 제2 평탄화 공정은 각각 화학적 기계적 연마 공정 또는 전면 식각 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 기둥형 캐패시터의 형성방법.
- 청구항 1에 있어서,상기 제1 하부 전극용 물질막의 상부를 식각하는 단계는 Cl2 가스를 포함하는 소스 가스를 이용한 건식 식각인 것을 특징으로 하는 반도체 소자의 기둥형 캐패시터의 형성방법.
- 청구항 1에 있어서,상기 제1 하부 전극용 물질막 패턴 내부에 심 (seam)이 존재하는 경우에, 상 기 심은 상기 제2 하부 전극용 물질막 패턴에 의해 매립되는 것을 특징으로 하는 반도체 소자의 기둥형 캐패시터의 형성방법.
- 청구항 1에 있어서,상기 제2 하부 전극용 물질막은 노출된 층간절연막 및 식각된 제1 하부 전극용 물질막 패턴 상부 표면을 따라 증착되는 것을 특징으로 하는 반도체 소자의 기둥형 캐패시터의 형성방법.
- 청구항 1의 방법에 따라 제조된 기둥형 캐패시터를 포함하는 반도체 소자.
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| KR1020080002945A KR20090077157A (ko) | 2008-01-10 | 2008-01-10 | 반도체 소자의 기둥형 캐패시터 형성방법 |
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