CN114256268A - 半导体装置 - Google Patents

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Abstract

一种半导体装置包括：半导体衬底，其包括沟槽；沟槽中的直接接触件，直接接触件的宽度小于沟槽的宽度；直接接触件上的位线结构，位线结构的宽度小于沟槽的宽度；第一间隔件，其包括第一部分和第二部分，第一部分沿着直接接触件的整个侧表面延伸，第二部分沿着沟槽延伸；第一间隔件上的第二间隔件，第二间隔件填充沟槽；第二间隔件上的第三间隔件；以及第三间隔件上的空气间隔件，空气间隔件通过第三间隔件与第二间隔件间隔开，其中，第一间隔件包括氧化硅。

Description

半导体装置
相关申请的交叉引用
该申请要求于2020年9月25日在韩国知识产权局提交的韩国专利申请No.10-2020-0124575的权益，并且该申请的全部内容以引用方式全文并入本文中。
技术领域
本发明构思的各个示例实施例涉及一种半导体装置。
背景技术
随着半导体装置变得高度集成，单个电路图案变得更加小型化，以在同一区域内实现更多的半导体装置。
另一方面，随着这些半导体存储器装置的高度集成，寄生电容和漏电流的影响越来越大。由于寄生电容和漏电流使半导体装置的工作特性恶化，因此期望和/或需要能够减小和/或最小化寄生电容和漏电流的半导体装置。
发明内容
本发明构思的各个示例实施例提供了具有改进的工作特征的半导体装置。
根据本发明构思的至少一个示例实施例，一种半导体装置包括：半导体衬底，其包括沟槽；沟槽中的直接接触件，直接接触件的宽度小于沟槽的宽度；直接接触件上的位线结构，位线结构的宽度小于沟槽的宽度；第一间隔件，其包括第一部分和第二部分，第一部分沿着直接接触件的整个侧表面延伸，第二部分沿着沟槽延伸；第一间隔件上的第二间隔件，第二间隔件填充沟槽；第二间隔件上的第三间隔件；以及第三间隔件上的空气间隔件，空气间隔件通过第三间隔件与第二间隔件间隔开，其中，第一间隔件包括氧化硅。
根据本发明构思的至少一个示例实施例，一种半导体装置包括：半导体衬底，其包括元件隔离层、有源区和沟槽，有源区由元件隔离层限定并且在第一方向上布置，并且沟槽形成在元件隔离层和有源区的一部分中；多个埋置接触件，其连接至有源区并且在与第一方向不同的第二方向上布置；沟槽中的直接接触件，直接接触件的宽度小于沟槽的宽度，并且直接接触件连接至有源区；多个位线结构，其通过直接接触件连接至半导体衬底，多个位线结构跨过多个埋置接触件中的至少两个埋置接触件之间的有源区在第三方向上延伸；以及间隔件结构，其沿着多个位线结构的侧表面在第三方向上延伸，其中，间隔件结构包括第一间隔件、第二间隔件、第三间隔件和空气间隔件，第一间隔件沿着直接接触件的侧表面和沟槽延伸，第二间隔件位于第一间隔件上并且填充沟槽的剩余部分，第三间隔件包括竖直部分和水平部分，竖直部分沿着位线结构的侧表面延伸，并且水平部分沿着第二间隔件的顶表面延伸，并且空气间隔件位于第三间隔件上并且通过第三间隔件的竖直部分与第二间隔件间隔开，并且第一间隔件包括氧化硅。
根据本发明构思的至少一个示例实施例，一种半导体装置包括：半导体衬底，其包括栅极沟槽；至少一个栅电极，其填充栅极沟槽的至少一部分并且在第一方向上延伸；至少一个源极/漏极区，其位于至少一个栅电极的侧表面上；多个埋置接触件，其电连接至至少一个源极/漏极区，多个埋置接触件在第一方向上布置；至少一个着陆焊盘，其位于至少一个埋置接触件上；至少一个电容器结构，其位于至少一个着陆焊盘上，并且电连接至至少一个着陆焊盘和多个埋置接触件中的至少一个埋置接触件；至少一个位线结构，其在第二方向上在多个埋置接触件中的至少两个埋置接触件之间延伸，至少一个位线结构包括导电图案和导电图案上的封盖图案；以及间隔件结构，其位于至少一个位线结构的侧表面上，并且在第二方向上延伸，其中，间隔件结构包括第一间隔件、第二间隔件、第三间隔件、空气间隔件以及第四间隔件，第一间隔件包括氧化硅，并且第二间隔件至第四间隔件包括氮化硅。
然而，本发明构思的各个示例实施例的各方面不限于本文的方面。通过参考下面给出的示例实施例的详细描述，示例实施例的上述和其他方面对于本发明构思涉及的领域中的普通技术人员之一将更加明显。
附图说明
通过参照附图详细描述示例实施例，本发明构思的各个示例实施例的以上和其它方面和特征将变得更清楚，在附图中：
图1是示出根据至少一个示例实施例的半导体装置的布局图；
图2是根据至少一个示例实施例的沿着图1的线A-A截取的剖视图；
图3A和图3B是根据至少一个示例实施例的图2的区域R的各种放大图；
图4是根据至少一个示例实施例的沿着图1的线B-B截取的剖视图；
图5是示出根据至少一个示例实施例的半导体装置的剖视图；
图6是示出根据至少一个示例实施例的半导体装置的剖视图；以及
图7至图23是示出制造根据至少一个示例实施例的半导体装置的方法的中间步骤的示图。
具体实施方式
图1是示出根据至少一个示例实施例的半导体装置的布局图。图2是根据至少一个示例实施例的沿着图1的线A-A截取的剖视图。图3A和图3B是根据一些示例实施例的图2的区域R的各种放大图。图4是根据至少一个示例实施例的沿着图1的线B-B截取的剖视图。
参照图1至图4，根据至少一个示例实施例的半导体装置包括衬底100、至少一个元件隔离层105、至少一个字线结构110、至少一个绝缘图案120、位线结构135_1和135_2、至少一个直接接触件136、至少一个间隔件结构150、至少一个埋置接触件140、至少一个层间绝缘层180和/或至少一个电容器结构190等，但是示例实施例不限于此。例如，在一些示例实施例中，半导体装置可以具有多个元件隔离层、字线结构、绝缘图案、直接接触件、间隔件结构、埋置接触件、层间绝缘层和/或电容器结构等。
衬底100(例如，半导体衬底)可以具有底部衬底和外延层堆叠的结构，但是示例实施例不限于此。衬底100可为硅衬底、砷化镓衬底、硅锗衬底和/或绝缘体上硅(SOI)衬底等，但不限于此。在以下描述中，为了方便和简单起见，假设衬底100是硅衬底，但是示例实施例不限于此。
衬底100可包括多个有源区AR。由于半导体装置的设计规则减少(例如，半导体装置的设计的物理面积减小)，有源区AR可按照对角线条形形成，但是示例实施例不限于此，并且可以使用其它形状。例如，如图1所示，有源区AR可以具有在第一方向DR1上延伸的条形。有源区AR可以在第一方向DR1上布置，但不限于此。在有源区AR中，可以将一个有源区AR布置为使得其中心位于靠近另一有源区AR的端部，但是示例实施例不限于此。
有源区AR可包括杂质，以用作源极/漏极区。如图2所示，在至少一个示例实施例中，有源区AR的中心可使用直接接触件136电连接至第一位线结构135_1，并且有源区AR的两端可通过诸如接触结构140、145和/或160等的一个或多个接触结构电连接至电容器结构190，但是示例实施例不限于此。例如，接触结构140、145和160可包括顺序地堆叠的埋置接触件140、硅化物层145和着陆焊盘160，但是示例实施例不限于此。
元件隔离层105可以限定有源区AR。尽管附图中示出了元件隔离层105的侧表面倾斜，但这仅是工艺的特征，而示例实施例不限于此。
元件隔离层105可包括氧化硅、氮化硅或者它们的组合，但不限于此，并且可为其它类型的绝缘材料。元件隔离层105可为由一种绝缘材料制成的单层或者由多种绝缘材料的组合制成的多层。
字线结构110可跨越有源区AR和位线结构135沿着第二方向DR2伸长，但不限于此。例如，字线结构110可以成对角线地跨越有源区AR，并且竖直地跨越位线结构135等。多个字线结构110可以彼此平行地延伸，但不限于此。多个字线结构110可以以相等的间距和/或以其它期望的间距等彼此间隔开。
如图3A、图3B和图4所示，在至少一个示例实施例中，字线结构110可埋置于衬底100中。例如，衬底100可包括在第二方向DR2上延伸的栅极沟槽110t，但是示例实施例不限于此。字线结构110可包括栅极介电层111、第一栅电极112、第二栅电极113和/或栅极封盖图案114等，但不限于此。
根据至少一个示例实施例，栅极介电层111可以沿着栅极沟槽110t的侧壁和底表面延伸，但不限于此。栅极介电层111可以沿着栅极沟槽110t等的轮廓的至少一部分延伸。例如，栅极介电层111可包括氧化硅、氧氮化硅、氮化硅和/或具有高于氧化硅的介电常数的介电常数的高介电常数(高k)材料中的至少一种，而不限于此。
第一栅电极112和第二栅电极113可顺序地形成在栅极介电层111上。第一栅电极112和第二栅电极113可以填充栅极沟槽110t的至少一部分，但是示例实施例不限于此。
虽然图4中示出了字线结构110是包括两个栅电极112和113的多层，但是示例实施例不限于此，并且字线结构110可为包括一个栅电极的单层等。第一栅电极112和第二栅电极113各自可为例如金属、多晶硅等、和/或它们的任意组合，但不限于此。
根据一些示例实施例，栅极封盖图案114可形成在第二栅电极113上。栅极封盖图案114可以在形成第一栅电极112和第二栅电极113之后填充剩余的栅极沟槽110t，但是示例实施例不限于此。虽然图4中示出了栅极介电层111沿着栅极封盖图案114的侧壁延伸，但是示例实施例不限于此。
例如，栅极封盖图案114可包括氮化硅(SiN)、氧氮化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)等中的至少一个或者它们的任意组合。
绝缘图案120可形成在衬底100和元件隔离层105上，但不限于此。在一些示例实施例中，绝缘图案120可以在未形成直接接触件136和埋置接触件140的区域等中沿着衬底100的顶表面和元件隔离层105的顶表面延伸。
绝缘图案120可为单层或如图2和图4所示的多层。例如，绝缘图案120可包括顺序地堆叠在衬底100上的第一绝缘层121、第二绝缘层122和/或第三绝缘层123，但是示例实施例不限于此，并且可以存在更多或更少数量的绝缘层。
例如，第一绝缘层121可包括氧化硅，但不限于此。第二绝缘层122可包括蚀刻选择性与第一绝缘层121的蚀刻选择性不同的材料，但不限于此。例如，第二绝缘层122可包括氮化硅等。第三绝缘层123可包括介电常数小于第二绝缘层122的介电常数的材料，但不限于此。例如，第三绝缘层123可包括氧化硅等。
位线结构135_1和135_2可形成在衬底100和元件隔离层105上，但是示例实施例不限于此。位线结构135_1和135_2可跨越有源区AR和字线结构110沿着第三方向DR3伸长。例如，位线结构135_1和135_2可以成对角线地跨越有源区AR，并且竖直地跨越字线结构110，但是示例实施例不限于此。多个位线结构135_1和135_2可以彼此平行地延伸，但不限于此。多个位线结构135_1和135_2可以相等的间距和/或以其它期望间距彼此间隔开
如图2所示，根据一些示例实施例，位线结构135_1和135_2可包括与衬底100重叠的第一位线结构135_1以及与元件隔离层105重叠的第二位线结构135_2，但是示例实施例不限于此。第一位线结构135_1可形成在直接接触件136上，但不限于此。第二位线结构135_2可形成在绝缘图案120上，但不限于此。
位线结构135_1和135_2可包括顺序地形成在衬底100上的导电图案130和封盖图案134，但是示例实施例不限于此。
导电图案130可为单层或如图2所示的多层。例如，导电图案130可包括顺序地堆叠在衬底100上的多个导电层，诸如第一导电层131、第二导电层132和/或第三导电层133等，但是示例实施例不限于此。
诸如第一导电层131、第二导电层132和第三导电层133等的多个导电层各自可以包括例如多晶硅、TiN、TiSiN、钨、硅化钨等，或者它们的任意组合，但不限于此。例如，第一导电层131可包括多晶硅，第二导电层132可包括TiSiN，并且第三导电层133可包括钨等。
封盖图案134可形成在导电图案130上。例如，封盖图案134可形成在第三导电层133上，但不限于此。封盖图案134可包括氮化硅，但不限于此。
直接接触件136可以穿过绝缘图案120，以将衬底100的有源区AR连接至至少一个位线结构，诸如位线结构135_1和135_2等。直接接触件136可以在第四方向DR4上穿过绝缘图案120，但不限于此。例如，如图2至图3B所示，衬底100可包括形成在有源区AR和元件隔离层105中的第一沟槽136t，但是示例实施例不限于此。如图4所示，根据一些示例实施例，第一沟槽136t可以穿过绝缘图案120，以暴露出有源区AR的至少一部分，但是示例实施例不限于此。直接接触件136可形成在第一沟槽136t中，以将有源区AR连接至导电图案130等。
在一些示例实施例中，如图1所示，第一沟槽136t可以暴露出有源区AR的中心。因此，直接接触件136可以与有源区AR的中心重叠，但不限于此。此外，设置在直接接触件136上的第一位线结构135_1可以与有源区AR的中心重叠，但不限于此。在一些示例实施例中，第一沟槽136t的一部分可以与元件隔离层105的一部分重叠，但不限于此。因此，第一沟槽136t可以暴露出元件隔离层105的一部分以及衬底100的一部分，但是示例实施例不限于此。
直接接触件136可以包含导电材料。因此，位线结构(诸如位线结构135_1和135_2等)的导电图案130可电连接至衬底100的有源区AR，但不限于此。连接至导电图案130和直接接触件136的衬底100的有源区AR可以用作源极/漏极区。
在至少一个示例实施例中，直接接触件136可以包含与第一导电层131的材料相同的材料，但不限于此。例如，直接接触件136可以包含多晶硅等。然而，示例实施例不限于此，根据制造工艺，直接接触件136可以包括与第一导电层131的导电材料不同的导电材料。
在一些示例实施例中，直接接触件136的宽度可以小于第一沟槽136t的宽度，但是示例实施例不限于此。例如，如图2所示，直接接触件136可以与衬底100的通过第一沟槽136t暴露的仅一部分重叠。直接接触件136可位于衬底100的通过第一沟槽136t暴露的中心处，但是示例实施例不限于此。
在至少一个示例实施例中，位线结构135_1和135_2的宽度可以小于第一沟槽136t的宽度，但是示例实施例不限于此。作为另一示例，位线结构135_1和135_2的宽度可与直接接触件136的宽度基本相同，或者可以大于直接接触件136的宽度等。
埋置接触件140可形成在多个位线结构135_1和135_2等之间的衬底100上。例如，如图2所示，埋置接触件140可位于由字线结构110以及位线结构135_1和135_2限定的区中，但不限于此。埋置接触件140可以形成彼此分离的多个隔离区。埋置接触件140可以布置在第一方向DR1和第二方向DR2上，但不限于此。
如图2所示，根据一些示例实施例，埋置接触件140可以穿过绝缘图案120，以将衬底100的有源区AR连接至着陆焊盘160，但是示例实施例不限于此。例如，衬底100可包括有源区AR中的接触凹部140t，但不限于此。接触凹部140t可以穿过绝缘图案120，以暴露出有源区AR的一部分。埋置接触件140可形成在接触凹部140t中，以将衬底100的有源区AR连接至着陆焊盘160，但是示例实施例不限于此。
在至少一个示例实施例中，接触凹部140t可以暴露出有源区AR的两端。因此，如图1所示，埋置接触件140可连接至有源区AR的两端，但不限于此。接触凹部140t的一部分可以与元件隔离层105的一部分重叠。因此，接触凹部140t可以暴露出元件隔离层105的一部分以及衬底100的一部分等。
埋置接触件140可包括导电材料。因此，埋置接触件140可电连接至衬底100的有源区AR，但不限于此。连接至埋置接触件140的衬底100的有源区AR可以用作源极/漏极区。例如，埋置接触件140可包括多晶硅，但不限于此。
间隔件结构150可以接触位线结构135_1和135_2的侧表面，但不限于此。间隔件结构150可以沿着位线结构(诸如位线结构135_1和135_2等)的侧表面延伸，但不限于此。间隔件结构150可沿着第三方向DR3伸长，如图1所示，但不限于此。换句话说，埋置接触件140可通过间隔件结构150与位线结构135_1和135_2间隔开。
在至少一个示例实施例中，间隔件结构150的一部分可与衬底100和/或元件隔离层105接触，但不限于此。例如，在形成第一沟槽136t的区域中，间隔件结构150的下部可以填充第一沟槽136t，但是示例实施例不限于此。然而，在未形成第一沟槽136t的区域中，间隔件结构150可形成在绝缘图案120上等。
间隔件结构150可为多层，但不限于此，例如，可为单层。例如，间隔件结构150可包括多个间隔件，诸如第一间隔件至第四间隔件151、152、153和154以及空气间隔件150A等，但是示例实施例不限于此。
参照图2和图3A，根据至少一个示例实施例，第一间隔件151可包括沿着直接接触件136的侧表面延伸的第一部分151_1以及沿着第一沟槽136t延伸的第二部分151_2。此外，根据一些示例实施例，第一间隔件151的第一部分151_1可与直接接触件136的侧表面接触。第一间隔件151的第一部分151_1的顶表面可高于第一间隔件151的第二部分151_2的顶表面，但是示例实施例不限于此。第一间隔件151的最上面的表面151u可为第一间隔件151的第一部分151_1的顶表面。
第一间隔件151可以沿着第二位线结构135_2的侧表面的至少一部分延伸，但是示例实施例不限于此。第一间隔件151可以沿着第二位线结构135_2的第一导电层131的侧表面延伸，但不限于此。此外，第一间隔件151可与第二位线结构135_2的第一导电层131的侧表面接触和/或直接接触等。
在至少一个示例实施例中，第一间隔件151的第一部分151_1可以沿着直接接触件136的整个侧表面延伸。第一间隔件151的最上面的表面151u可位于与直接接触件136的顶表面136u相同的平面和/或基本上相同的平面上，但不限于此。换句话说，第一间隔件151可与直接接触件136的顶表面136u齐平和/或大致位于与直接接触件136的顶表面136u相同的平面和/或基本上相同的平面上等。
根据一些示例实施例，第二间隔件152可位于第一间隔件151上，但不限于此。第二间隔件152可以填充第一沟槽136t的至少一部分和/或全部。例如，第二间隔件152可以在形成直接接触件136和第一间隔件151之后填充剩余的第一沟槽136t，但不限于此。
第二间隔件152可以沿着直接接触件136的侧表面延伸，但不限于此。第二间隔件152可以沿着第二位线结构135_2的第一导电层131的侧表面延伸，但不限于此。
如图3A和图3B所示，在至少一个示例实施例中，从元件隔离层105的底表面105b至第二间隔件152的顶表面152u的高度h2可以基本上等于或小于从元件隔离层105的底表面105b至第一间隔件151的最上面的表面151u的高度h1。例如，随着第二间隔件152的顶表面152u与位线结构135_1和135_2相距的距离增大，从元件隔离层105的底表面105b至第二间隔件152的顶表面152u的高度h2(例如，它们之间的距离)可相对于从元件隔离层105的底表面105b至第一间隔件151的最上面的表面151u的高度h1(例如，它们之间的距离)减小和/或变小，但是示例实施例不限于此。第二间隔件152的顶表面152u可背离位线结构135_1和/或135_2向下弯曲，如图3A和图3B所示，但是示例实施例不限于此，第二间隔件152的顶表面152u可以具有不同的形状，诸如，平坦的形状等。
第三间隔件153可位于第二间隔件152上，但是示例实施例不限于此。第三间隔件153可以沿着位线结构135_1和135_2的侧表面的至少一部分、第一间隔件151的最上面的表面151u以及第二间隔件152的顶表面152u延伸，但不限于此。第三间隔件153可与位线结构135_1和135_2的侧表面、第一间隔件151的最上面的表面151u和第二间隔件152的顶表面152u等共形和/或可以接触位线结构135_1和135_2的侧表面、第一间隔件151的最上面的表面151u和第二间隔件152的顶表面152u等，但是示例实施例不限于此。
换句话说，第三间隔件153可以具有“L”形和/或基本上“L”形，但不限于此，其中，第三间隔件153在第一方向上具有细长部分，并且在偏离细长部分大约90度或更多的第二方向上具有较短部分，等。第三间隔件153可包括沿着位线结构135_1和135_2的侧表面延伸的竖直部分153_1和沿着第二间隔件152的顶表面152u延伸的水平部分153_2。这里，“L形”不仅意指竖直部分153_1和水平部分153_2形成90度角的情况，还意指竖直部分153_1和水平部分153_2以大于90度且小于180度角相遇的情况。换句话说，第三间隔件153的竖直部分153_1和第三间隔件153的水平部分153_2之间的角为例如直角或钝角。此外，这里，“L形”不仅包括弯曲部分呈角形的情况，还包括弯曲部分呈圆形或其它期望形状的情况等。
空气间隔件150A可位于第三间隔件153上，但不限于此。空气间隔件150A可以在第三间隔件153上沿着位线结构135_1和135_2的侧表面的至少一部分延伸。空气间隔件150A可通过第三间隔件153的水平部分153_2与第二间隔件152间隔开。空气间隔件150A可被第三间隔件153和第四间隔件154限定，但不限于此。
空气间隔件150A可为空气或空隙(例如，空的空间)，但不限于此。另外，空气间隔件150A可以具有比氧化硅等的介电常数低的介电常数。因此，可以有效减小根据至少一个示例实施例的半导体装置的寄生电容，因此，可以改进至少一个示例实施例的半导体存储器装置的工作特征。
第四间隔件154可位于第一间隔件151的第二部分151_2上，但不限于此。第四间隔件154可以沿着直接接触件136的侧表面的至少一部分以及第一间隔件151的第二部分151_2上的第一位线结构135_1的侧表面等延伸。第四间隔件154可通过空气间隔件150A与第三间隔件153的竖直部分153_1间隔开，并且可通过第二间隔件152与第一间隔件151的第一部分151_1间隔开，但是示例实施例不限于此。
根据一些示例实施例，第四间隔件154可位于第一间隔件151的第一部分151_1和第二间隔件152上，但不限于此。第二间隔件152的下侧表面可与第一间隔件151的第一部分151_1接触，并且第二间隔件152的上侧表面可与第四间隔件154接触，但不限于此。
在一些示例实施例中，第四间隔件154的底表面可低于第二间隔件152的顶表面152u。第四间隔件154的底表面可位于第一间隔件151的第一部分151_1和第二间隔件152上，但不限于此。第四间隔件154的下部的至少一部分可插入第二间隔件152中，但是示例实施例不限于此。
如图2所示，根据一些示例实施例，第四间隔件154可以沿着第二位线结构135_2的侧表面的至少一部分延伸。另外，第四间隔件154可以沿着绝缘图案120的侧表面的至少一部分延伸等。
参照图2和图3B，在至少一个示例实施例中，直接接触件136的顶表面136u可低于第一间隔件151的最上面的表面151u，但不限于此。因此，随着第二间隔件152的顶表面152u与位线结构135_1和135_2相距的距离增大，从元件隔离层105的底表面105b至第二间隔件152的顶表面152u的高度h2可相对于从元件隔离层105的底表面105b至第一间隔件151的最上面的表面151u的高度h1减小和/或变小。
在至少一个示例实施例中，第一间隔件151可以由与形成第二间隔件至第四间隔件152、153和154的材料不同的材料制成，并且第二间隔件至第四间隔件152、153和154可以由相同材料制成，但是示例实施例不限于此。例如，第一间隔件151可以由氧化硅制成，并且第二间隔件至第四间隔件152、153和154可以由氮化硅制成，但是它们不限于此。
当与直接接触件136接触的间隔件由氮化硅制成时，氮化硅可与直接接触件136的耗尽区接触，以形成界面陷阱。界面陷阱可以增大直接接触件136的电阻，因此增大漏电流。此外，随着半导体装置变得更加高度集成，寄生电容和漏电流的影响增加得越来越多。例如，随着动态随机存取存储器(DRAM)的导电图案之间的间隙变得更窄，导电图案之间的寄生电容会增大。
然而，在根据至少一个示例实施例的半导体装置中，直接接触件136与由氧化硅制成的第一间隔件151接触，从而可以降低和/或减少界面陷阱的形成等。因此，可以降低和/或减小直接接触件136的电阻，并且可以降低和/或减小漏电流。此外，在根据至少一个示例实施例的半导体装置中，半导体装置的寄生电容可通过由氧化硅制成的第一间隔件151和空气间隔件150A更加有效地降低和/或减小，这可以改进半导体装置的工作特征(例如，DRAM装置的工作特征等)。
另一方面，如图2所示，硅化物层145可形成在埋置接触件140上。硅化物层145可以覆盖埋置接触件140的顶表面的一部分，或者可以完全覆盖埋置接触件140的顶表面，如图2所示。与图2所示的示例不同，根据一些示例实施例，可以从埋置接触件140和着陆焊盘160中省略硅化物层145。例如，硅化物层145可包括钴硅合金(CoSix)，但是示例实施例不限于此，并且可以针对硅化物层使用不同的材料。
着陆焊盘160可形成在硅化物层145上。着陆焊盘160可通过硅化物层145电连接至埋置接触件140。在至少一个示例实施例中，着陆焊盘160的顶表面可高于位线结构135_1和135_2的顶表面，但不限于此。另外，根据一些示例实施例，着陆焊盘160可以覆盖位线结构135_1和135_2的顶表面的一部分等。
多个着陆焊盘160可以形成彼此分离的多个隔离区。虽然图1中示出了各个着陆焊盘160具有圆形，但这仅是示例，并且示例实施例不限于此。此外，虽然图1中示出了多个着陆焊盘160按照蜂窝结构布置，但是这仅是示例，并且示例实施例不限于此。
根据一些示例实施例，多个着陆焊盘160可以分别连接至形成多个隔离区的埋置接触件140。例如，着陆焊盘160可以通过第二沟槽180t彼此分离，但不限于此。
着陆焊盘160可包括导电材料。因此，如图1和图2所示，电容器结构190可电连接至衬底100的有源区AR。例如，着陆焊盘160可包括钨，而不限于此。
在至少一个示例实施例中，第二沟槽180t的一部分可以暴露出位线结构135_1和135_2的一部分。例如，第二沟槽180t可以从着陆焊盘160的顶表面延伸，以低于位线结构135_1和135_2的顶表面。因此，多个着陆焊盘160可以通过位线结构135_1和135_2和第二沟槽180t彼此分离。在至少一个示例实施例中，第二沟槽180t的底表面可高于封盖图案134的底表面，但是示例实施例不限于此。因此，第二沟槽180t可以暴露出封盖图案134的一部分等。
由于间隔件结构150可位于位线结构135_1和135_2与埋置接触件140之间，因此第二沟槽180t可以暴露出多个间隔件(诸如第三间隔件153、第四间隔件154和空气间隔件150A等)的顶表面的至少一部分。例如，第二沟槽180t可以限定空气间隔件150A，但是示例实施例不限于此。
层间绝缘层180可形成在着陆焊盘160的顶表面的至少一部分和位线结构135_1和135_2的至少一部分上。层间绝缘层180可包括多个层，诸如第一层至第三层181、182和183，但不限于此。
第一层181可以沿着第二沟槽180t延伸。第一层181可以沿着第二沟槽180t延伸。第二层182可以填充第一层181上的第二沟槽180t的至少一部分。例如，在形成第一层181之后，第二层182可以填充剩余的第二沟槽180t，但不限于此。因此，第一层181和第二层182可以限定着陆焊盘160的形成多个隔离区的区域，但是示例实施例不限于此。第一层181和第二层182可以将多个着陆焊盘160彼此分离。在至少一个示例实施例中，第一层181和第二层182可位于与多个着陆焊盘160的顶表面相同的平面和/或基本上相同的平面(例如，可与多个着陆焊盘的顶表面齐平等的平面)上，但不限于此。
第三层183可位于第一层181、第二层182和/或着陆焊盘160等上。例如，第三层183可被图案化，以暴露出着陆焊盘160的顶表面的一部分。
在至少一个示例实施例中，第一层181可由SiCN形成，第二层182可由SiN形成，第三层183可由SIBN形成，但不限于此，并且可以针对这些层使用其它绝缘体材料。因此，层间绝缘层180可以将多个着陆焊盘160彼此电分离。
电容器结构190可位于层间绝缘层180和着陆焊盘160上。电容器结构190可连接至着陆焊盘160的顶表面的通过层间绝缘层180暴露的一部分。因此，电容器结构190可电连接至着陆焊盘160、硅化物层145和连接至埋置接触件140的源极/漏极区，但是示例实施例不限于此。因此，电容器结构190可以将电荷存储在半导体存储器元件等中。
例如，如图2和图4所示，电容器结构190可包括下电极191、电容器介电层192和/或上电极193等，但不限于此。电容器结构190可以通过使用下电极191与上电极193之间生成的电位差将电荷存储在电容器介电层192中。另外，在示例实施例的半导体装置是诸如DRAM装置等的存储器装置的情况下，电容器结构190中存储的电荷或存储的电荷的缺失可以代表数据(例如，数据的比特)等。
例如，下电极191和上电极193可包括掺杂的多晶硅、金属和/或金属氮化物等，而不限于此。另外，电容器介电层192可包括例如氧化硅或者其它高k材料，而不限于此。
图5是示出根据至少一个示例实施例的半导体装置的剖视图。为了简单描述，可省略图5和图1至图4之间共享的特征。
参照图5，在根据至少一个示例实施例的半导体装置中，第一层181可以沿着第二沟槽180t和着陆焊盘160的顶表面延伸。第一层181可以沿着第二沟槽180t和着陆焊盘160的顶表面延伸，换句话说，第一层181可以接触第二沟槽180t至着陆焊盘160的顶表面等，但不限于此。第一层181的顶表面可位于与第二层182的顶表面相同或基本上相同的平面例如，与第二层182的顶表面齐平等的平面)上(，并且第一层181的顶表面可高于着陆焊盘160的顶表面，但是示例实施例不限于此。第三层183可位于第一层181和第二层182的至少一部分上，但不限于此。
图6是示出根据至少一个示例实施例的半导体装置的剖视图。为了简单描述，可省略图6和图1至图5之间共享的特征。
参照图6，在根据一些示例实施例的半导体装置中，直接接触件136的宽度可与位线结构135_1和135_2的宽度不同。直接接触件136的宽度可以小于位线结构135_1和135_2的宽度，但不限于此。
第一导电层131的宽度可以小于例如位线结构135_1和135_2的宽度。在其它示例实施例中，第一导电层131的宽度可与直接接触件136的宽度基本相同或者可大于直接接触件136的宽度，等。
图7至图23是示出根据一些示例实施例的制造半导体装置的方法的中间步骤的图。为了简单描述，可省略与图1至图4共享的特征。为了参考，图7至图23是根据一些示例实施例的沿着图1的线A-A截取的剖视图。
参照图7，诸如第一预绝缘层至第三预绝缘层121p、122p和123p等的多个预绝缘层、例如第一预导电层至第三预导电层131p、132p和133p等的多个预导电层、至少一个预直接接触件136p和/或至少一个预封盖图案134p可顺序地形成在衬底100(例如，半导体衬底)和/或元件隔离层105上，但是示例实施例不限于此。例如，预绝缘层、预导电层、预直接接触件和/或预封盖图案的数量可大于或小于图7所示的数量。
另外，例如第一预绝缘层至第三预绝缘层121p、122p和123p的多个预绝缘层和例如第一预导电层至第三预导电层131p、132p和133p的多个预导电层可顺序地形成在衬底100和/或元件隔离层105等上。接着，第一沟槽136t可以形成在衬底100中，以暴露出一部分有源区AR(见图1)的一部分。在至少一个示例实施例中，第一沟槽136t可以暴露出有源区AR的中心。接着，可形成填充第一沟槽136t的预直接接触件136p。接着，第二预导电层132p、第三预导电层133p和预封盖图案134p可顺序地形成在第一预导电层131p和预直接接触件136p上。
参照图8，例如第一预导电层至第三预导电层131p、132p和133p等的多个预导电层、预直接接触件136p和预封盖图案134p可被图案化。
因此，可形成沿着跨越有源区AR(见图1)和字线结构110(见图1)的第三方向DR3(见图1)细长的位线结构135_1和135_2。在至少一个示例实施例中，位线结构135_1和135_2的宽度和直接接触件136的宽度可以小于第一沟槽136t的宽度，但不限于此。换句话说，图案化的位线结构135_1和135_2和图案化的直接接触件136可以不完全填充第一沟槽136t，但不限于此。
参照图9，可形成(例如，生长等)第一预间隔件层151p。第一预间隔件层151p可以形成为使得第一预间隔件层151p沿着位线结构135_1和135_2的侧表面和顶表面、直接接触件136的侧表面、绝缘图案120的侧表面和顶表面以及第一沟槽136t的轮廓延伸，但是示例实施例不限于此。
第一预间隔件层151p可以由例如氧化硅制成，但不限于此。例如，第一预间隔件层151p可通过原子层沉积(ALD)工艺形成，但不限于此。
参照图10，可形成第二预间隔件层152p。第二预间隔件层152p可形成在第一预间隔件层151p上，但不限于此。第二预间隔件层152p可以覆盖第一位线结构135_1和第二位线结构135_2二者，但是示例实施例不限于此。
例如，第二预间隔件层152p可以包含与第一预间隔件层151p的材料不同的材料。第二预间隔件层152p可以包含具有与第一预间隔件层151p的材料的蚀刻选择性不同的蚀刻选择性的材料。第二预间隔件层152p可以包含氮化硅，但不限于此。
参照图11，可以在半导体装置上执行回蚀工艺，使得第二预间隔件层152p的顶表面被蚀刻，以使得其位于与直接接触件136的顶表面相同或基本相同的平面(例如，与直接接触件136的顶表面齐平等的平面)上，但是示例实施例不限于此。可使用磷酸(H3PO4)等通过例如湿法蚀刻处理执行回蚀工艺，但是示例实施例不限于此。另外，第二预间隔件层152p的顶表面可被蚀刻使得其位于与第一导电层131的顶表面相同的或基本相同的平面(例如，与第一导电层131的顶表面齐平等的平面)上，但是示例实施例不限于此。
参照图12，第一预间隔件层151p可被部分蚀刻，但不限于此。第一预间隔件层151p可被蚀刻，以位于与直接接触件136的顶表面相同或基本相同的平面(例如，与直接接触件136的顶表面齐平等的平面)上，但不限于此。因此，第一预间隔件层151p的顶表面可位于与第二预间隔件层152p的顶表面相同或基本相同的平面(例如，与第二预间隔件层152p的顶表面齐平等的平面)上，但不限于此。此外，第一预间隔件层151p的顶表面可位于与第一导电层131的顶表面相同或基本相同的平面(例如，与第一导电层131的顶表面齐平等的平面)上，但是示例实施例不限于此。
参照图13，可形成(例如，生长等)第三预间隔件层153p。第三预间隔件层153p可以形成为使得第三预间隔件层153p沿着第二预间隔件层152p的顶表面、第一预间隔件层151p的顶表面和/或位线结构135_1和135_2的被第一预间隔件层151p和第二预间隔件层152p暴露的侧表面和顶表面延伸，但是示例实施例不限于此。
第三预间隔件层153p可以包含氮化硅，但不限于此。
参照图14，可形成(例如，生长等)牺牲间隔件层150p。牺牲间隔件层150p可形成在第三预间隔件层153p等上。
第三预间隔件层153p可以包含氧化硅，但不限于此。例如，第三预间隔件层153p可通过ALD工艺等形成。
参照图15，可在位线结构135_1与135_2等之间形成预接触凹部140t'。预接触凹部140t'的底表面可位于与衬底100的顶表面相同或基本相同的平面(例如，与衬底100的顶表面齐平的平面等)上，或者可低于衬底100的顶表面等。预接触凹部140t'可以穿过预绝缘图案120p(见图14)、第一预间隔件层至第三预间隔件层151p、152p和153p(见图14)和/或牺牲间隔件层150p，以暴露出有源区AR的一部分，但是示例实施例不限于此。此外，可以去除(例如，蚀刻掉等)位线结构135_1和135_2的顶表面上的牺牲间隔件层150p和第三预间隔件层153p。因此，可形成绝缘图案120和第三间隔件153。此外，可形成位于第二位线结构135_2的侧表面上的第一间隔件151和第二间隔件152。在至少一个示例实施例中，预接触凹部140t'可以暴露出有源区域AR(见图1)的两端，但不限于此。
参照图16，可形成(例如，生长等)第四预间隔件层154p。第四预间隔件层154p可以沿着接触凹部140t'的轮廓、绝缘图案120的侧表面和/或位线结构135_1和135_1的侧表面和顶表面等延伸，但是示例实施例不限于此。
参照图17，可在位线结构135_1与135_2等之间形成接触凹部140t。接触凹部140t的底表面可低于衬底100的顶表面，但不限于此。例如，接触凹部140t可以形成在衬底100的有源区AR(见图1)中，但不限于此。接触凹部140t可以暴露出一部分有源区AR。在至少一个示例实施例中，接触凹部140t可以暴露出有源区AR的两端，但不限于此。
在形成接触凹部140t的处理中，可以去除位线结构135_1和135_2的顶表面上的第三预间隔件层153p(见图13)。因此，可以形成第四间隔件154。此外，可以去除位于第一位线结构135_1的侧表面上的第一预间隔件层151p(见图16)的一部分和第二预间隔件层152p(见图16)的一部分。因此，可以形成第一间隔件151和第二间隔件152。
参照图18，可以在接触凹部140t中形成接触结构140、145和160，但是示例实施例不限于此。
例如，可在图18的所得结构上形成导电层。接着，可以执行回蚀工艺，使得导电层的顶表面变得低于位线结构135_1和135_2的顶表面，但不限于此。因此，可形成用于形成多个隔离区的埋置接触件140。埋置接触件140可包括多晶硅，而不限于此。
然后，可在埋置接触件140上顺序地形成硅化物层145和着陆焊盘160。在至少一个示例实施例中，着陆焊盘160的顶表面可高于位线结构135_1和135_2的顶表面，但是示例实施例不限于此。着陆焊盘160可包括例如钨(W)，而不限于此。
参照图19，第二沟槽180t可以形成在着陆焊盘160中。换句话说，着陆焊盘160可通过第二沟槽180t被图案化。因此，可以形成用于形成多个隔离区的着陆焊盘160。在至少一个示例实施例中，第二沟槽180t可形成为使得多个着陆焊盘160按照蜂窝结构布置，但不限于此。因此，如图1所示，可以形成按照蜂窝结构布置的多个着陆焊盘160。
在至少一个示例实施例中，第二沟槽180t可以与牺牲间隔件层150p重叠。因此，牺牲间隔件层150p的上部可通过第二沟槽180t暴露。
参照图20，去除牺牲间隔件层150p，以形成空气间隔件150A。
例如，在形成第二沟槽180t之后，可以执行湿法蚀刻处理，但是示例实施例不限于此。可以使用例如氟化氢(HF)或磷酸(H3PO4)执行湿法蚀刻处理，但是示例实施例不限于此。因此，可以去除通过第二沟槽180t暴露的牺牲间隔件层150p，并且可以形成由第三间隔件153和第四间隔件154限定的空气间隔件150A。
参照图21，可以形成第一预层181p。第一预层181p可以沿着第二沟槽180t的轮廓和着陆焊盘160的顶表面形成(例如，生长等)。第一预层181p可以包含SiCN，但是示例实施例不限于此。
参照图22，填充第二沟槽180t的第二层182可形成在第一层181上。
例如，可在第一预层181p(见图21)上形成填充第二沟槽180t的第二预层，但不限于此。接着，可以执行回蚀工艺，使得第一预层181p的顶表面和第二预层的顶表面位于与着陆焊盘160的顶表面相同或基本上相同的平面(例如，与着陆焊盘160的顶表面齐平等的平面)上。因此，可以形成填充第二沟槽180t的第一层181和第二层182。
参照图23，可以形成第三层183。
例如，第三预层可形成在着陆焊盘160以及第一层181和第二层182等上。第三预层可被图案化，以暴露出着陆焊盘160的顶表面的至少一部分，但不限于此。因此，可以形成第三层183，并且可以形成层间绝缘层180。
接着，参照图2，可以形成电容器结构190。
例如，可以形成连接至通过层间绝缘层180暴露的着陆焊盘160的下电极191。接着，可在下电极191上顺序地形成电容器介电层192和上电极193。因此，可以提供制造具有改进的工作特征的半导体装置的方法。
尽管结合图7至图23讨论了用于制造具有改进工作特征的半导体装置的至少一种方法的各种操作。但是示例实施例不限于此，并且例如，一个或多个操作可以以与本文讨论的顺序不同的顺序被执行，并且/或一个或多个方法操作可以同时执行等。
作为对详细描述的总结，本领域普通技术人员将理解，在不实质上背离本发明构思的原则的情况下，可以对示例实施例进行许多变化和修改。因此，所公开的示例实施例仅在一般和描述性意义上使用，而不是出于限制的目的。

Claims (20)

1.一种半导体装置，包括：
半导体衬底，其包括沟槽；
所述沟槽中的直接接触件，所述直接接触件的宽度小于所述沟槽的宽度；
所述直接接触件上的位线结构，所述位线结构的宽度小于所述沟槽的宽度；
第一间隔件，其包括第一部分和第二部分，所述第一部分沿着所述直接接触件的整个侧表面延伸，所述第二部分沿着所述沟槽延伸；
所述第一间隔件上的第二间隔件，所述第二间隔件填充所述沟槽；
所述第二间隔件上的第三间隔件；以及
所述第三间隔件上的空气间隔件，所述空气间隔件通过所述第三间隔件与所述第二间隔件间隔开，
其中，所述第一间隔件包括氧化硅。
2.根据权利要求1所述的半导体装置，其中，
所述第三间隔件包括竖直部分和水平部分，所述竖直部分沿着所述位线结构的侧表面延伸，所述水平部分沿着所述第一间隔件的所述第一部分的顶表面和所述第二间隔件的顶表面延伸；并且
所述空气间隔件通过所述第三间隔件的所述水平部分与所述第二间隔件分离。
3.根据权利要求1所述的半导体装置，还包括：
第四间隔件，其位于所述第一间隔件的所述第二部分的顶表面上，所述第四间隔件沿着所述空气间隔件的侧表面和所述第二间隔件的通过所述第一间隔件暴露的侧表面延伸，
其中，所述第四间隔件包括氮化硅。
4.根据权利要求3所述的半导体装置，其中，所述第四间隔件的下部的至少一部分插入所述第二间隔件中。
5.根据权利要求1所述的半导体装置，其中，
所述第一间隔件与所述直接接触件的侧表面接触；
所述第三间隔件与所述位线结构的侧表面接触；并且
所述第二间隔件和所述第三间隔件包括氮化硅。
6.根据权利要求1所述的半导体装置，其中，所述第二间隔件沿着所述第一间隔件的所述第一部分延伸。
7.根据权利要求1所述的半导体装置，其中，所述直接接触件的宽度等于所述位线结构的宽度。
8.根据权利要求1所述的半导体装置，其中，所述直接接触件的宽度小于所述位线结构的宽度。
9.根据权利要求1所述的半导体装置，其中，所述直接接触件的顶表面与所述第一间隔件的所述第一部分的顶表面位于同一平面上。
10.根据权利要求1所述的半导体装置，其中，所述直接接触件的顶表面低于所述第一间隔件的所述第一部分的顶表面。
11.根据权利要求1所述的半导体装置，还包括：
接触结构，其电连接至所述半导体衬底，所述接触结构通过所述第一间隔件、所述第二间隔件、所述第三间隔件和所述空气间隔件与所述位线结构间隔开；以及
所述接触结构上的电容器结构，所述电容器结构电连接至所述接触结构。
12.一种半导体装置，包括：
半导体衬底，其包括元件隔离层、有源区和沟槽，所述有源区由所述元件隔离层限定并且在第一方向上布置，并且所述沟槽形成在所述元件隔离层和所述有源区的一部分中；
多个埋置接触件，其连接至所述有源区并且在与所述第一方向不同的第二方向上布置；
所述沟槽中的直接接触件，所述直接接触件的宽度小于所述沟槽的宽度，并且所述直接接触件连接至所述有源区；
多个位线结构，其通过所述直接接触件连接至所述半导体衬底，所述多个位线结构跨过所述多个埋置接触件中的至少两个埋置接触件之间的有源区在第三方向上延伸；以及
间隔件结构，其沿着所述多个位线结构的侧表面在所述第三方向上延伸，
其中，所述间隔件结构包括第一间隔件、第二间隔件、第三间隔件和空气间隔件，所述第一间隔件沿着所述直接接触件的侧表面和所述沟槽延伸，所述第二间隔件位于所述第一间隔件上并且填充所述沟槽的剩余部分，所述第三间隔件包括竖直部分和水平部分，所述竖直部分沿着所述多个位线结构的侧表面延伸，并且所述水平部分沿着所述第二间隔件的顶表面延伸，并且所述空气间隔件位于所述第三间隔件上并且通过所述第三间隔件的所述竖直部分与所述第二间隔件间隔开，并且
所述第一间隔件包括氧化硅。
13.根据权利要求12所述的半导体装置，其中，所述第二间隔件和所述第三间隔件包括氮化硅。
14.根据权利要求12所述的半导体装置，其中，所述第一间隔件的最上面的表面位于与所述直接接触件的顶表面相同的平面上或者高于所述直接接触件的顶表面。
15.根据权利要求12所述的半导体装置，其中，在所述第二方向上，所述直接接触件和所述多个位线结构之一具有相同宽度。
16.根据权利要求12所述的半导体装置，其中，在所述第二方向上，所述多个位线结构之一的下部的宽度小于所述多个位线结构之一的上部的宽度。
17.根据权利要求12所述的半导体装置，其中，所述元件隔离层的底表面至所述第二间隔件的顶表面之间的高度随着所述第二间隔件的顶表面与所述多个位线结构之一相距的距离增大而减小。
18.根据权利要求17所述的半导体装置，其中，所述元件隔离层的底表面至所述第二间隔件的顶表面之间的高度等于或小于所述半导体衬底至所述第一间隔件的最上面的表面之间的高度。
19.一种半导体装置，包括：
半导体衬底，其包括栅极沟槽；
至少一个栅电极，其填充所述栅极沟槽的至少一部分并且在第一方向上延伸；
至少一个源极/漏极区，其位于所述至少一个栅电极的侧表面上；
多个埋置接触件，其电连接至所述至少一个源极/漏极区，所述多个埋置接触件在所述第一方向上布置；
至少一个着陆焊盘，其位于所述多个埋置接触件中的至少一个埋置接触件上；
至少一个电容器结构，其位于所述至少一个着陆焊盘上，并且电连接至所述至少一个着陆焊盘和所述至少一个埋置接触件；
至少一个位线结构，其在第二方向上在所述多个埋置接触件中的至少两个埋置接触件之间延伸，所述至少一个位线结构包括导电图案和所述导电图案上的封盖图案；以及
间隔件结构，其位于所述至少一个位线结构的侧表面上，并且在所述第二方向上延伸，
其中，所述间隔件结构包括：沿着所述至少一个位线结构的下侧表面延伸的第一间隔件；设置在所述第一间隔件上的第二间隔件；沿着所述至少一个位线结构的上侧表面、所述第一间隔件的顶表面和所述第二间隔件的顶表面延伸的第三间隔件；设置在所述第二间隔件和所述第三间隔件上方并且通过所述第三间隔件与所述第二间隔件间隔开的空气间隔件；以及在所述第一间隔件的顶表面上设置在所述第二间隔件和所述空气间隔件上的第四间隔件，
所述第一间隔件包括氧化硅，并且
所述第二间隔件至所述第四间隔件包括氮化硅。
20.根据权利要求19所述的半导体装置，其中，
所述至少一个位线结构的下部包括多晶硅；并且
所述第一间隔件与所述至少一个位线结构的所述下部的整个侧表面接触。
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