TW437060B - Integrated circuit-arrangement with at least a transistor and the method for its production - Google Patents
Integrated circuit-arrangement with at least a transistor and the method for its production Download PDFInfo
- Publication number
- TW437060B TW437060B TW088116406A TW88116406A TW437060B TW 437060 B TW437060 B TW 437060B TW 088116406 A TW088116406 A TW 088116406A TW 88116406 A TW88116406 A TW 88116406A TW 437060 B TW437060 B TW 437060B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- generated
- auxiliary
- sequence
- patent application
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000010410 layer Substances 0.000 claims description 363
- 238000002955 isolation Methods 0.000 claims description 95
- 125000006850 spacer group Chemical class 0.000 claims description 60
- 239000000463 material Substances 0.000 claims description 38
- 239000003990 capacitor Substances 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000126 substance Substances 0.000 claims description 12
- 239000013078 crystal Substances 0.000 claims description 11
- 239000002019 doping agent Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 6
- 238000005520 cutting process Methods 0.000 claims description 5
- 230000000873 masking effect Effects 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 claims description 2
- 238000000407 epitaxy Methods 0.000 claims description 2
- 230000002496 gastric effect Effects 0.000 claims 1
- 230000003068 static effect Effects 0.000 claims 1
- 239000002344 surface layer Substances 0.000 claims 1
- 238000012856 packing Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000002513 implantation Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 210000002784 stomach Anatomy 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- WSNMPAVSZJSIMT-UHFFFAOYSA-N COc1c(C)c2COC(=O)c2c(O)c1CC(O)C1(C)CCC(=O)O1 Chemical compound COc1c(C)c2COC(=O)c2c(O)c1CC(O)C1(C)CCC(=O)O1 WSNMPAVSZJSIMT-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002550 fecal effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- -1 hetero ions Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 239000009260 qiming Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 210000002268 wool Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/40—ROM only having the source region and drain region on different levels, e.g. vertical channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
^3706 0 ^__案號 88116406 五、發明說明(1) 本發明係關於一種具有至少一個電晶體之積體電路 及其製造方法。 置 就積體電路配置(即,積體化於基板中之電子電路)而言, 父兩之裝置德度疋有利的,這是因為一方面會由於各組件 之間較短間距而使組件之切換速率較快且另一方面是其大 小可較小。 八 在L.Risch 等多人所發表之"Verticai M〇s Transis1;〇rs with 70nm Channel Length”,ESSDERC(1995)101 中描述一 種電晶體,其源極/汲極區和通道區是上下重疊地配置著 。此種所謂垂直式電晶體所占用之面積較傳統之平面式電 晶體者小,平面式電晶之源極/汲極區和通道區是相鄰而 配置著,因此對積體電路配之封裝密度之提高是有助益 的。但須擔心的是:在此種電晶體中會發生一些浮體效應 (floating body effect ),例如,由於寄生性雙載子電晶 體所產生之漏電流。特別是在高頻時通道區可能會充電。 在H.Takato 等人所發表之"High Performance CMOS Surrounding Gate Transistor (SGT) f〇r Ultra High Density LSIs",IE DM (1998)222中描述一種垂直式電晶體, 其中下部源極/ ί及極區不是直接配通道區下方,而疋在通道 區下方但在側面處偏離通道而配置著。通道區在電性上是 與基板相連接。為了產生此種電晶體,須對基板中之矽島 (i s 1 and )進行钱刻,然後產生一種閘極介電質及間隔層 (s p a c e r )形式之閘極電極(其在侧面處圍繞此石夕島)。藉由 植入法而在石夕島之上部中產生一種上部源極/汲極區且在
43 70 6 Ο 五、發明說明(2) 石夕島外部及側面上與矽島相鄰處產生上述之下部源極/沒 極區。通道區配置於上部源極/>及極區下方之破島中。通 道長度因此是在矽島產生時由蝕刻深度所決定。 在德國專利文件1 9 5 1 91 6 0 C1中建議一種])R Α Μ晶胞配 置,其中每一記憶胞含有一種突出式之半導體結構,其包 含:第一源極及極區,配置於其下之通道區以及配置於通 道區下方之第二源極汲極區,且此半導體結構是由閘極電 極以環形方式圍繞著^記憶胞之此種半導體結構配置成列 和行。為了以自我對準(即,不需使用對準用之遮罩)之方 式來產生子元線,則沿著各行而配置之半導體結構之間的 間距須小於此種沿著各列而配置之半導體結構之間的間 距。子兀線是藉由導電材料之沈積及回蝕刻而產生,其形 式是一些沿著各行而相鄰弋閘極電極。 本發明之目疋提供一種具有至少一個電晶體之積體電路 配置,其可防止電晶體中之浮體效應且和先前技藝比較時 能以較高之封裝密度及製程準確性來製成。此外,本發明 亦涉及此種電路配置之製造方法。 ν 上述目的疋由具有至少—個垂直式M0S電晶體之積體電 路配置來達成,積體電路配置是設置在基板上,此種與基板 之表面相鄰接之層是以第—導電型式來摻雜。在基板上配 置一種已結構化之層序列’其包括:下層,中間層(以第一導 電型式來摻雜)以及上層。此種層序列具有至少一個第一 侧面以及一個第二側面,它們分別由下層,中間層及上層所 構成。下層可用作電晶體之第一源極/汲極區,中間層可用
第7頁 "43706 0' -- 一_-^ -------~' ! 五 '發明說明(3) 作電晶體之通道區,上層可用作電晶體之第二源極/汲極 區。為了使通道區與基板在電性上相連接,則須在此種層 序列之至少第一面上配置一榷由第一導電型式所摻雜之連 接結構,使此速接結構在側面上至少鄰接於中間層及下層 且抵達基板中。閘極介電質系·少鄰接於層序列之第二面, 且電晶體之閘極電極鄰接於閘極介電質。 此外,上述問題是藉由積體電路配置(其具有至少一個垂 直式MOS電晶體)之製造方法來達成,其中為了在基板上形 成一種層序列(鄰接於基板表面之層是以第一導電型式來 摻雜),首先須產生一種摻雜之下層(其可用作電晶體之第 —源極/汲極區),其上是第一導電型式之摻雜之中間層(其 可用作電晶體之通道區),其上又產生一種摻雜之上層(其
~T用作電晶體之第二源極/汲極區)。為了使通道區在零 上與基板相連接,則須在層序列之第一面上產生一種由 了導電型所摻雜之連接結構,夜此連接結構至少在侧面 1接於中間層及下層且到達基板中。須對此種層序列途 、、、。構化,使第_面中之—產生於此層序列之第S面之對 面。至少在此種層序列之第;面上產生閘極介電質及與 相鄰接之閘極電極。 ’、 二庚才目=於H_ Takato等多人所發表之電晶體(其中- 長度是由蝕刻深疮私4 ^ 、八Τ β 較準確地調整 所決定)而言,本案電晶體之通道4 來製Ϊ。 種電路配置因此能以較大之製程2
第8頁 :’ 43 70 6 0 五、發明說明(4) .上述之連接結構可使電荷由通道區往外流出,因此在和 Risch等人所發表之電晶體比較時可防止浮體效應。在高 頻率時此通道區亦不會充電。 為了防止漏電流,此種連接結構較佳是由單晶之半導體 材料(例如,矽及/或鍺)所構成。此種連接結構例如是藉由 磊晶法而產生於溝渠(其將此種層序列進行切割)中。此種 連接結構有利的是設置一種低的摻雜物質濃度(例如,不大 於3 X 1 017 cnr3 ),以便使基板和閘極電極之間的電容保持很 另一方式是多晶半導體材料(例如,多晶石夕)可用於此連 接結構中。在此種情況下溝渠中是以半導體材料填入。另 一種方式是半導體材料可沈積成一種厚度,此種厚度不足 以填滿溝渠。然後對此半導體材計進行回姓刻.使產生一 種間隔層(spacer)形式之連接結構。若此種連接結構包含 多晶材料或包含一種具有很多缺陷之材料,則有利的是設 置一種高摻雜物質濃度(例如,5 X 1 〇18 cm_3至1 〇2〇 cm-3 )之連 接結構,以便使一種向連接結構内部延伸之空間電荷區滅 少 。 為了提1¾此連接結構和源極/ ί及極區之間的擊穿電壓且 同時減少空間電荷區之擊穿現象,則本發明之範圍亦包括: 連接結構產生時須提高其摻雜物質濃度,使連接結構之内 部所受到之摻雜度較外部者還高。 若連接結構之寬度及/或層序列之第一面和第二面(其面 對第一面)之間的距離小於此電路配置在製造時所用之微
’ ^3 7§6 Ο 五、發明說明(5) 影術中所可製成之結構大小F之最小值時,則此電路配置可 達成一種特別高之封裝密度。 為了產生此種狹窄之層序列,則可使用一種間隔層 spacer)作為遮罩。 由於在層序列之第—面上產生上述之連接結構且在層序 列之第二面上產生閘極介電質且此二個面會受到各種不同 之製程步驟,則此種層序列以二種不同之製程步驟來產生 ¥疋有利的。於是在表面上施加一種遮罩,此種遮罩使上 屠釋放(release)至少F2之面積。此種遮罩藉由間隔層 (spacer)而擴大,其中須沈積材料且進行回(back)蝕刻。 這樣可使上層裸露之面積縮小或參次(s u b )微影術之大 小。為了產生此溝渠及此種層序列之第一面,則上層裸露 之面須受到第一姓刻過程,其中須選擇性地對間隔層和遮 罩來進行蝕刻。然後產生上述之連接結構。選擇性對間隔 層而將遮罩去除。藉由第二蝕刻過程而產生此種層序列之 第二面,其中須選擇性地對間隔層進行银刻^, 若上述之連接結構是由與上層,中層或下層相同之半導 體材料所構成,則須在連接結構上方產生一種辅助結構,以 便在產生此種層序列之第二面時可保護上述之連接結構。 若連接結構之上部平面位於遮罩之上部平面之下方時,則 產生上述之辅助結構,其中須沈積材料且將之整平直至遮 罩裸露為止。 ~ 此種電路配置可具有一種類似於此種層序列而構成之另 一種序列,其第一面須鄰接於上述之連接結構,使此連接結
第10頁 437〇6 ο 五、發明說明—--— 間層在ΐί::f f f列之間且上述之另-種層序列之中 一種層庠列夕〜"板相連接。另—閘極介電質鄰接於該另 閘極介電質。至少第二面,且另一閘極電極鄰接於該另一 中另-種層序列較佳是藉由唯-之上層, 此種屑岸二Υ,、,'°構化而產生以便使製程簡化。另一方式是 之遮=藉由選擇性之蟲晶(⑽…)而在適當 之:層下是用來表示此種製法開始時所產生 用於"*声"t: 列是由此種部份所產生)。類似情况適 列之“的層若之上層,,只表示層序 上層,1所表示之童/θ=疋由上層所產生,則"廣序列之 胃=;h /列之上層及另一種層序列之上層用作此電晶tl t 用二序列之中層和另-種層序㈡二 之下層用:此電第此層//之下層及另“種層w :種特別大之通道寬度。閉極電極另-間極電;; 共同之閘極電極。 找办戍一種 可對上述之上層’中層和下層進行結構化,使它們 述之連接結構,此種層序列和另一種層序列即可合。 n 序列和另一種層序列可藉由連接結構來 開在第一種情況中,遮罩可釋放一種例如是正之 區域,以便在遮罩擴大時可形成一種封閉之間隔層 43?(^6 〇 五、發明說明(7) - (spaced且因此可產生一種已適當結構化 二種和況中此種遮罩例如是條形的,以便產/序列。在第 離之間隔層及二個互相隔離之層序列。 一個及相隔 -種由與第- |電型式減之第^ 域可配置於連接結構上方,則更在電性上使此層所序換歹雜之區 層和另一種層序列之上層互相連接。 之上 入 為了產生該擦雜區,則須對此連接結構之上部進行 過程,使該上部轉換成該摻雜區。 若該另一種層序列之上層用作另一電晶體之第二源極/ 淡極區,中層用作另一電晶體之通道區且下層用作另— 晶體之第一源極/没極區,則咚電路配置之封裝密度可特別 高,這是因為此連接結構一方面可用作二種層序列之共同 之連接結且另一方面可使务電晶體互相隔開。此處亦可設 置上述之摻雜區,使此二個電晶體串聯。 此電路配置例如可用作記憶胞配置。此種層序列和另一 種層序列形成一對(pair),其中此層序列之第匕面是與此 層序列之第一面相面對且另一種層序列之第一'面是與此種 層序列之第一面相面對。多個類似於一對之這些對(pa i r ) 配置在xy -網目(Raster)中。這些對(pair)中至少一部份 是藉由基本上互相平行而延伸之第一隔離溝渠而互相隔 離,這些對(pair)中之一和第一離溝渠中之一交替地相鄰 而配置者,且這些對之此種層序列之第二面鄰接於第一隔 離溝渠。字元線(其垂直於第一隔離溝渠而延伸)是與閘極 電極相連接。下部之位元線較佳是下層之一部份且垂直於
第12頁 i! 7 ii) ^ Ο " 五、發明說明(8) 字元線而延伸。一些溝渠(其中產生上述屬於各對(pair) 之連接結構)是以條形之形式而產生。第一隔離溝渠平行 於上述這些構渠而延伸。至少藉由這些溝渠而對下廣進行 結構化。使下部之位元線鄰接於上述之連接結構且與其相 平行而延伸。 若須產生第一隔離溝渠,使其到達下層中而不會將此下 層切割,則下部之位元線之一及溝渠之一須交替地相鄰而 配置著。此種電路配置例如可用作ROM晶胞配置。各對(其 配置在二個相鄰之第一隔離溝渠之間)須互相合併,使所屬 之連接結構形成一種共同之連接結構,其具有平行於表面 之橫切面,這些橫切面是條形的且基本上是平行於第一隔 離薄渠而延伸。類似情況亦適用於這些形成上部位元線所 用之摻雜區。閘極電極是字元線之一部份,其具有一種平 行於表面之條形之橫切面。每一對是二個串聯之電晶體之 一部份,這些電晶體分別連接在上部位元線之一和下部位 元線之一之間。記憶胞包含一個電晶體且能以〃2F2之面積 來製成。資訊是以通道區之摻雜物質濃度之形,.式(因此是 以電晶體之導通電壓之形式)儲存著。為了讀出電晶體之 資訊,則須須控制所屬之字元線且須測定電流是否在所屬 之上部位元線和所屬之下部位元線之間流動。電晶體之通 道區之摻雜物質濃度可藉由以遮罩來進行之傾斜式植入來 調整。 若須產生第一隔離溝渠,使其可切割下層,則下部位元線 之一須配置在溝渠之一和第一隔離溝渠之一之間。此種電
第13頁 43706 Ο Α '蝥明說明(9) > S置例如可用作DR AM晶體配置。若這些對(pair)之連接 ^構(其配置在二個相鄰之第一隔離溝渠之間)形成一種共 構^連接結構,則在此種記憶胞配置中是有利的。連接結 〜具'有一種平行於表面之橫切面,其是條形的且平行於第 &卩南離'溝渠而延遲。但在DRAM晶胞配置中這些對(其配置 第二個相鄰之第一隔離溝渠之間)並不互相合併,而是藉由 嘴隔離溝、而互相隔開。第二隔離溝渠垂直於第一隔離 層渠而延伸且抵達下層中。第二隔離溝渠並未切割成此下 ’下部之位元線因此不會被中斷。連接結構亦不會被第 二隔離溝渠所中斷。 亦若這些對(Ρδ 1 Γ )之一分別是一個電晶體之一部份,則此 ^為本七明之範圍。在此種情況下設置上述之摻雜區是有 接的’此種播雜區使此對(pa丨r )之層序列之上層互相連 構。電晶體是與二條下部位元線(其鄰接於所屬之連接結 配晋二條下部位元線例如共同連接在DRAM晶i 之周邊中且用作唯一之一條位元線。 明^及ίί區用作電容器之第一電極,則此亦為本發 介電ϊ且立在此上層及此摻雜區上方配置一種電容器 之= 置電容器第二電極(其可構成所有電容器 相對於_晶胞配置(其中字元線分別延伸於 方)而言,DRAM晶胞配之字元線較佳9 ' 層之上 因為這些字元線另外延伸於電容器 〜種形式構成, 層之上方。字元線例如是由閘極電,電容器配置於上 览極所構成,閘極電極在 '43 70 6 0 五、發明說明(10) ~ —~ ---- 内部方式圍繞上述之各對(pair)且在第一隔離溝渠 内部互相鄰接。 一:AM ::配置之記憶胞包括一個電晶體和一個電容器, U串聯。記憶胞能以4F2之面積來製成。 A i ^ ^貝5孔疋以電荷之形式儲存在所屬之電容器中。 ,二,2裂密度提高,則一對(pair)中之一分別是二個 _L | °卩伤時亦是本發明之範圍。在此情況下不設置 , 區’於是各電晶體互相隔開,下部之位元線用 位兀線。此種DRM晶胞配置之記憶胞可只具有 ^ I' I&J 積。 當ί 器介電質含有一種鐵電性材料,則須產生FRAM(鐵 冤負KAM)晶胞配置。 序列及上述連接結構時所用之遮罩可含有第一輔 性二觀ρΐί於其上之第二辅助層,纟+帛一輔助層可選擇 分Μ,B 5層而被蝕刻,第二辅助層可選擇性地對半導體 柯科而被|虫刻。 f
Hi生記憶胞配置,須以條形方式對第-輔助層和第 層進行,構化,使上層之一部份裸露出來。在產生 須去除第二辅助層及間隔層直至第一辅助層 為遮罩用。 牡座生弟一隔離溝渠時可作 為了保濩上層,則可在上層和第—辅助層之間產生一種
第15胃 43706 Ο 五、發明說明(11) 保層。此種保護 含有Si02。第一 若垂直於第一 行於第一隔離溝 配置之字元線可 罩)之方式而產4 沈積某種厚度之 渠)被填滿。然毛 產生一些間隔層 種材料所覆蓋。 極,其以環形方3 鄰接。 為了較高之封 可在去除第一輔 隔層,其中須沈考 之間隔層較佳是 些第一隔離溝渠 結構是作為遮罩 ROM晶胞配置之! 微影術_已結構 渠之寬度大很多 本發明之顯示 圖式簡單說明: 第1圖在下層, 層,第二輔助層,間 .甫助層例如可含有/ f和輔助結構例如可 夕晶硬。 隔離溝渠而相鄰夕々^ 渠而相鄰之各斟之ί對之間的距離小於平 以自我對準(即的距離,則DRAM晶胞 :。在此種情况下為需使用—些對準用之遮 材料,使第-隔離::產生字元線’則可 ,^ ,、溝渠(但不是第二隔離溝 t錯由回(back)蝕刻而在第二隔離 '而第-隔離溝渠之底部另外仍保持:: 這樣在無遮罩時因此仍可產生一些閘極電 (圍繞各對(pair)且在第一溝渠内部互相 裝也、度時達成各種不同之較大之間距,則 助之後在該間隔層上產生其它相鄰接之間 賣一種材料且進行回蝕刻。上述這些其它 由與該間隔層相同之材料所構成。產生一 ’其中該間隔層,上述之其它間'隔層及輔助 用 這樣所產生之第一隔離溝渠較上述 ~~隔離溝渠還狹窄。第二隔離溝渠能以 化之遮罩來產生,使其寬度較第一隔離溝 且例如是F。 在圖式中之實施例以下將作詳細描述。
+層,上層,保護層,第一輔助層,第二輔助
第16頁 43 70 6 Ο 五、發明說明(12) 層,間隔層和溝渠產生之後第一基板之橫切面。 第2圖在連接結構,摻雜區和辅助結構產生之後以及第二 輔助層去除之後第1圖之橫切面。 第3圖在第一輔助層,保護層,間隔層以及輔助結構去除 之後以及電晶體之隔離溝渠及層序列產生之後第2圖之橫 切面。 第4a圖在閘極介電質及字元線產生之後第3圖之橫切 面〇 第4b圖在第一基板之俯視圖,其中顯示上層,摻雜區,隔 離溝渠以及字元線。 第5圖在下層,中層,上層,間隔層,連接結構,掺雜區, 輔助結構以及其它間隔層產生之後第二基板之橫切面。 第6a圖在第一隔離溝渠,第二隔離溝渠和各電晶體之層 序列產生之後,第5圖之橫切面。 第6b圖在第6a圖之製程步驟之後第二基板之與第6a圖之 橫切面相垂直之橫切面。 , 第6c圖第二基板之俯視圖,其中顯示上層,據.雜區,第— 隔離溝渠及第二隔離溝渠。 第7a圖在隔離結構,閘極介電,字元線,電容器介電質和 電容器電極產生之後第6a圖之橫切面。 第7b圖在第7a圖之製程之後第6b圖之橫切面。 在第一實施例卡使用25〇11111-技術,即,可製成之最小微¥ 術之結構大小F是2 5 0 nm。設置第一基板1以作為原始材。 在一鄰接於第一基板1 之表面之層中此原始材料是以大約
第17頁 一在3 / υ ο u ^LA37〇6J__ 五、發明說明~ ~ - 10 =之摻雜物質濃度來進行口摻雜。藉由原處(in SltLl /雜之蟲晶而產生大約5〇〇nm厚之n-摻雜之下層u。 之^雜物濃度大約是1(pcm_3。—種大/約?⑽㈣厚之ρ — 之層Μ藉由原處摻雜之遙晶而產生於下層。上。中層 Μ之摻雜物質濃度大約是3 X 1 017 cm-3。然後在中層Μ上藉由 原處摻雜之磊晶而產生大約2〇〇nm厚之η —摻雜之上層〇,其 摻雜物處濃度大約是1 〇2i cm_3 (請參閱第1圖)^為了產生一 種保護層s,1須以TE0S方法沈積—種厚度大約是5〇龍之 Si〇2’其上則藉由多晶矽之沈積而產生厚度大約是之 第一辅助層H1。在第一輔助層耵上藉由沈積厚度大約是 l〇〇nm之Si〇2而產生第二輔助層h2(請參閱第1圖)。 藉由微影術之方法而使保護層s,第一辅助層H1和第二辅 助層H2結構化成一種條形夯遮罩。此種遮罩之條形大约 2 50nm寬且相互間之距離大約是25〇nm。例如CHh +%和 C2 Fe + 〇2適合在結構化時作為触刻劑用。 為了在遮罩之各面上產生一些間隔層Sp,須沈積一種厚 度大約是8〇nm之S%且以CHF3 +02進行回蝕刻ΐ此遮罩於 是可藉由間隔層sp而擴大(第1圖)。 藉助於此種由間隔層Sp所擴擴大之遮罩例如以+ NF3 + He +〇2選擇性地對si〇2來對矽進行蝕刻大約丨.ium深以 便產生一些平行於此遮罩條形的溝渠〇(第1圖)^ 在溝渠G中藉由選擇性為晶以3 X 1 〇17cm-3之摻雜物質濃度 來產生P-摻雜之連接結構V,其在電性上可使中層M與第一 基板1相連接(第2圖)。連接結構V之上部平面大約與上層〇
第18頁 43?〇β〇 ί^~發明說明~^4~) __ 之上部平面位於相同高度處。連接結構y之寬 〇nm。連接結構¥之寬度因此是次(SUB)微 、”’疋 鄰^連接結射相互間所具有之間距大约是成。相 藉由以η 4雜之離子來進行之植入而在連接結 面部&中產生η -摻雜區Ge,其摻雜物質濃度 5x i(Pcra-3(第2 圖)。 4 疋 光然ί = 大;是3_之叫且以化學-機槭方式抛 先於疋去除第二辅助層H2將且間隔層Sp之一部份整平。 在摻雜HGe上方產生—種由叫所構成之辅助結構2 圖)。 =”::助層H1,其中例如以Μ +〇2選擇性地對Μ 來對夕s曰矽進行蝕刻,間隔層犯和輔助結構H作為遮罩用。 然以CHFS +〇2來對Si〇2進行蝕刻至大約5〇11111深以便去除該 保護層S且使上層〇之一部份裸露出來。 為了產生上述之隔離溝渠τ,須例如以Ηβ『+N& +“ + 來對石夕進行钮刻,其中輔助結構11和間隔層如作為遮罩用。 隔離溝渠T大約60〇nm深且抵達下層u中但不切割此下層(第 3圖)。於是由上層〇,中層M和下層u而產生一些層序列 SF,SF,其第一面鄰接於連接結構第二面鄰接於隔離溝 渠T。層序列SF,SF^第一面和第二面之間的距離大約是 8〇nm且因此是以次(sub)微影術製成的。隔離溝渠τ是以自 我對準於溝渠G之方式而產生。 然後選擇性地對矽來對S L 〇2進行蝕便去除該間隔層Sp及 辅助結構Η。 43706 Ο 五、發明說明(15) 人藉由二Ί雜之離子來進行之遮罩式傾斜式植入以便植 入一些所選取之層序列SF*,使中層Μ之所屬 乂便植 質濃度上升_至大約1 〇〜一(請參閱第3圖-伤c之摻雜物 藉由熱氧化作用而產生大約5nm Gd(第4a圖)。 予度之閘極;I電質 η ίΐίΐϊ元線W,須沈積—種厚度大約是2 0 0㈣之; η -推雜之多晶石夕日蕊由料影f片七、+ <原處 ^ a —社m 籍影術方法以條形方式來對此容曰 矽進仃、-·〇構化(第4 a和4 b圓)。 此多曰a 二元Λ:;直於溝渠“延伸。¥元線^存在於隔離溝 木 刀可用作垂直式電晶體之閘極電極。字元少 :行於=且延伸於上層。上方之橫切面是條形的。二之 層U用作下部之位元線且用作電晶體之源極"及: 區。下淖之位元線及連接結構v交替地相鄰而配置 " 用Λ電Λ體之通道區。上層G以及摻雜區Ge以及捧雜區 Ge用作電曰曰體之另一源極/汲極區且用作上部之位元 些上部之位元線是條形的且平行於下部之位元線而延伸= 每一,層序列SF,SF*是一些電晶體中之一個電,晶體之— 伤。這些電晶體在字元線方向中互相串聯。這些電晶體分 別配置在上部位元線中之一和下部元線中之一之間。所^ 生之電路配置適合用作R0M晶胞配置。一個記憶胞包含— 個電晶體。每一記憶胞之空間需求只有2f2。 為了潰出電晶體之資訊,須控制所屬之字元線W且檢查電 流是否在上部位元線和下部位元線之間(電晶體連接在此 二種位元線之間)流動。若對中層站之一部份(其屬於相關
第20頁
發明說明(16) 43706 0 案號 之層序列S F *)進行傾斜式植入,則由於此種電晶體較高之 導通電壓而不會有電流流動。若中層Μ之此一部份(其屬於 相關之層序列SF)來進行傾斜式植入,則會有電流流動。資 訊於是以電晶體之通道區之摻雜物質濃度之形式儲存著。 在第二實施例中同樣使用2 5 0 n m〜技術。設置一種由石夕構 成之第二基板2以作為原始材料,此種原始材料類似於第 一實施例在一種鄰接於表面之層中是?_摻雜的。 就像第一實施例一樣,須產生下層u ’,中層M,,上層〇,, 間隔層s ρ Γ,連接結構V ’,摻雜區g e,及輔助結構η,(第5 圖)。為了產生另一間隔層Sp2(其鄰接於第一間隔層spl), 則須沈積一種厚度大約是8〇nm之y 〇2且以CHF3 +〇2進行回 银刻(第5圖)。這樣可使上層〇 ’之裸露區域變小。 藉由選擇性地對S i 〇2來對矽進行蝕刻而產生大約丨.丨um 沬之第一隔離溝渠T1,其可切割該下層^!,,其中間隔層3?1 ,另一間隔層SP2及辅助結構η’是作為遮罩用(第“圖)。 為了產生第一隔離結構π,須沈積一種厚度大约是3〇11111 之S ij2且藉由化學機械式拋光法而整平直至上層〇,裸露為 止(第6a圖)。於是將間隔層spi,另一間隔層sp2及輔助結 構H’去除。 ,藉助於條形之光阻遮罩(未顯示,其條形大約25〇nmt,條 形,互間之距離是大約25〇nm且垂直於溝渠G,而延伸)而產 生第一隔離溝渠T2,其抵達下層u’中但不切割此下層u,。 第二隔離溝渠T2是與第一隔離溝渠n相交且在第一隔離溝 渠τι外部大約是6 0 0nm深。HBr +He +化適合用作蝕刻
第21頁 w 43 70 6 0 I ____ _ 五、發明說明(17) 劑(第6b,6c圖)。 由上層0’,中層Μ’和下層u’產生一些層序列”,,這些層 序列S F ’是由連接結構V ’,第一隔離結構〗1和第二隔離溝渠 T2而互相隔開。 相鄰之層序列SF’(其藉由連接結構v,而互相隔開)之間 所具有之距離大約是90nm,而相鄰之層序列SF’(其相互之 間藉由第二隔離溝渠T 2 ’而互相隔開)之間所具有之距離大 約是2 5 0 n m。 為了在第二隔離溝渠T2中產生第二隔離結構I 2,則須沈 積一種厚度大約是3 0 0nm之Si02且藉由化學機械式拋光法 ( 而整平真至上層〇,裸露為止。然後對以〇2進行回蝕刻使 第一隔離結構II和第二隔離結構12之上部平面大約位於基 板2表面下方50 〇nm處。第一隔離結構〖丨所具有之厚度因此 大約疋6 0 0nm而第二隔離結構I 2所具有之厚度大約是 10 Onm。藉由此種製程可確保:在第一隔離溝渠n和第二隔 離溝渠T 2内部可產生一種由§ i 〇2所構成之柵格,形之平坦底 部。由於此種平坦之底部,則可在相鄰之字元線^之間避 免不期離之導電性間隔層(spacer)之形成。 藉由熱氣化作用而產生一種大約5nm厚之閘極介電質
Gd’(第 7a,7bg)。 / 為了產生字元線W’,須沈積一種厚度大约是8〇nm之原處 n_摻雜之多晶矽且大約回(back)蝕刻1 50nm深。因此可以 自我對準之方式產生一些相鄰之閘極電極形式之字元線 w’,其以環形方式圍繞各對(pair)層序列SF’ 。字元線w,之
第22頁 I · Λ3^〇6° - ;------------ 五、發明說明(18) 存在於第二隔離溝渠T2中之這些份是間隔層形式的(第几 圖)。 / 一個相鄰之層序列SF’(其藉由連接結構V’而互相隔開) 形成一對(pa 1 r )此種對(pa i Γ)是一個電晶體之一部份。下 ,U之屬於此對之部份可用作此電晶體之第一源極/汲極 區。中層Μ之屬於此對之部份可用作此電晶體之通道區。 上層0及摻雜區Ge’之屬於此對之部份適合用作此電晶體 之第二源極/沒極區。連接結構v’使電晶體之通道區與基 板2相連接,這樣可防止浮體(F1〇ating_B〇dy)效應。 然後產生第三隔離結構I 3,其中須沈積一種厚度大約是 ( 3OOnm之Si02且藉由化學機械式拋光法而整平直至上層〇’ 裸露為止(第73,713圖)。然後施加一種厚度大约是2〇11111之 敛酸链顧,這樣可形成一種電容器介電質kd。電晶體之第 二源極/汲極區同時用作電容器之第—電極。 為了產生一種所有電容器所共同之電容器第二電極p,須 沈積一種厚度大約是2〇 〇ntn之原處n -摻雜之多1晶矽(第 7 a,7 b 圖)。 ' 所產生之電路配置是一種DRAM晶胞配置,其中每一個記 憶胞都包含一個電晶體及一個電容器(其與電晶體串聯)。 配置於二個相鄰之第一隔離溝渠Ή之間的電晶體具有第一(. 源極/汲極區,這些區域互相連接且形成各條位元線。這些 位元線劃分成二部份,使上述之各電晶體可與二條互相隔 開之位元線相連接,但這些位元線是共同連接在⑽―晶胞 配置之周邊中。記憶胞所具有之面積是4P。
第23頁
> 43 70 6 0 _案號 88116406 五、發明說明(19) 可以有很多不同之實施例,其同樣亦在本 t , 中。各層結構以及溝渠之大小可依據各別之需求之^圍 電容器介電質亦可由其它材料所構成或包含々整。 如,包括一種0N0-層序列形式之多個層。 °夕層,例 連接結構亦可藉由溝渠中填入 生。 夕日日矽而產 在連接結構產生時可造缝^ j ± 提高,以便使連接結構之內 ^ 、、'灵地使摻雜物質濃声 高。 構之内部所受到之摻雜度較外部者農還度 略上述之接雜區,每一個電晶體 凡線操作成各別之位元線且並不 周邊中。s己憶胞在此種情況中所 在DRAM晶胞配置中可省 包含一個層序列。各條位 是以成對方式一起連接在 具有之面積只有2F2。 符號之說明 1,2.... 基板 C...... 中層M所屬之部, G.....* 溝渠 G 6 , G Θ * -._摻雜區 Gd,Gd’ . • * ·閘極介電質 H,Η,… -· ·補助結構 HI, H2.. •,·辅助層 11,12,1 3..隔離結構 Kd..... _ . ·電容器介電 0, 0,,M, M,,U,U’ .....層
!;ί 43 706 〇
第25頁
Claims (1)
- >11 ^ -:c N! I示 '-f- !· ‘弓 k f- 卜柝 是 3之 liQ 6 0 _ES__M116406 六、申請專利範圍 第88116406號「具有至少一個電晶體之雜减兩 制a 士、+ ^ 藤之積體電路配置及其 製造方法」專利案 , _ (90年1月修正) 六、申請專利範圍: 1. 一種具有至少一個電晶體之積體電路配置,其特徵為: -此電晶體構成一種垂直式MOS電晶體 -設有一個基板(1),在一與基板(1)之表面相鄰接之層 中此基板是由第一導電型式所摻雜, ~在基板U)上配置一種已結構化之層序列(SF,SF*),其 具有:下層(U),一層由第一導電型式所摻雜之上 層(〇), s, -此種層序列(SF, SF灼具有至少一個第一側面及一個第 二侧面,這些側面分別由不層(U),中層(M)及上層(〇) 所形成, s -下層(U)可用作此電晶體之第一源極/汲極區,中層(M) 可用作此電晶體之通道區且上層(〇)可用作此電晶體 之第二源極/汲極區, -為了使通道區在電性上與基板(1)相連接,則須在層序 列(SF,SF*)之至少第一面上配置一種由第—導電型式 所摻雜之連接結構(V ),使其在侧面上至少鄰接於中層 (M)和下層(U)且抵達基板(1)中, -閘極介電質(Gd)至少鄰接於層序列(SF,SF*)之第二 面, -電晶體之閘極電極鄰接於閘極介電質(Gd)。第1頁 2001.01.03. 027 4· '3 7β 6 Q 案號 88116406曰 修正 六、申請專利範圍 路配置,其中 (SF,SFO而構成之已結構化之 2. 如申請專利範圍第1工i -具有一種類似於層 另一種層序列(SF, SF*) -該另一種層序列(SF,SF 0之至少第一側面須鄰接於連 接結構(V ),使連接結構(V )配置在層序列(SF, SF *)和 另一種層序列(SF, SF*)之間且使另一種層序列(SF, SF*) 之中層(Μ )在電性上可與基板(1 )相連接, -另一閘極介電質(Gd)鄰接於該另一種層序列(SF, SF*) 之至少第二側面, ’ _另一閘極電極鄰接於該^閘極介電質(G d ) 11 3. 如申請專利範圍第2項路配置,其中 ——種由與第一導電型式之第二導電型式所摻雜之 區域(Ge)配置於連接結構方,使層序列(SF,SF。 之上層與另一種層序列之上層(0)在電性上 互相連接。 4. 如申請專利範圍第3項路配置,其中 -層序列(SF’)之上層(0’)和另一種層序列(SF’)之上層 (0 ’)可用作此電晶體之第二源極/没極區, -層序列(SF’)之中層(M’)和另一種層序列(SF’)之中層 (Μ ’)可用作此電晶體之通道區, -渾極/》及極區, 一種共同之閘極電極 -層序列(SF’)之下層(Ru’)和另一種層序列(SF’)之下 層(Ru’)可用作此電晶體之第 _閘極電極和另一閘極電 5.如申請專利範圍第2項‘配置,其中2001. 01.03.028 第2頁 :1 ?0β ο _案號 88116406_年月日_Ifi_ 六、申請專利範圍 -另一種層序列(SF,SF*)之上層(0)可用作另一電晶體 之第一源極/>及極區, -另一種層序列(SF,SF*)之中層(M)可用作另一電晶體 之通道區, -另一種層序列(SF, SF*)^}^ (U)可用作另一電晶體 之第一源極/汲極區。 6.如申請專利範圍第2靜路配置,其中 -其可用作記憶胞配 -層序列(SF,SF*)之第二面是與層序列(SF, SF*)之第一 面相面對,且層序列(SF,SF*)之第一面是與另一種層 序列(SF, SF*)之第一面相面對,…一 -層序列(SF,SF*)和另一種層序列(SF,SF*)形成一對, -具有許多類似於此對(pa i r)之各對(pa i r ),它們配置 在X〜Y-網目(Raster)中, -具有一些上互相平行而延伸之第一隔離溝渠(T), -上述這些對(pair)中之一與第一隔離溝渠门)中之一 交替地相鄰而配置著,使層序列(S F, S F * )之第二面鄰 接於第一隔離溝渠(T ), -具有字元線(W),其垂直於第一隔離溝渠(T)而延伸且 與閘極電極相連接,第3頁 2001. 01.03. 029 43 70 6|號™6 年 月 修正 六、申請專利範圍 -這些配置於二個相鄰之第一隔離溝渠之間的各對 (p a i r )互相合併,使所屬之連接結構(〇形成一種共同 之連接結構(V ),其具有一種平行於表面之橫切面,此 種橫切面是條形的且基本上平行於第一隔離溝渠(T)而延 伸, -第一隔離溝渠(T)抵達下層(U)中而不切割下層,使下 部之位元線之一和連接結構(V )之一交替地相鄰而配 置著, -具有上部之位元線,其是由層序列(SF,SF D之上層(0 ) 以及由換雜區(G e )所形成, -閘極電極是字元線(W)之一部份,閘極電極具有平行 於表面之橫切面,橫切面是條形的, -所選取之層序列(S F *)之中層(Μ )之一些部份(c )所具 有之摻雜物質濃度與層序列(SF )之其餘部份之中層 (Μ)之摻雜物質濃度不同,使資訊可以電晶體之通道 區之摻雜物質濃度之形式而儲存著_冷\ 8.如申請專利範圍第4, 5或6項配置,其中 -其可用作DRAM晶胞配置 -第一隔離溝渠(T 1 )切割(U ), -這些對(p a i r )之連接結權i ( V ’)(其配置於二個相鄰之 第一隔離溝渠(Τ1 )之間)形成一種共同之連接結構 (V ’),其具有平行於表面之橫切面,橫切面是條形的且平行 於第一隔離溝渠(Τ1 )而延伸, -在連接結構(V’)之一和第一隔離溝渠(Τ1 )之一之間配第4頁 2001.01.03.030 43 ?〇6 Ο 案號 88116406 年 月 曰 修正 六、申請專利範圍 置一條下部之位元線, -第二隔離溝渠(Τ2)垂直於第一隔離溝渠(Τ1)而延伸, 其抵達下層(ΙΓ )中而不切割此下層(U’), -閘極電極是字元線(W ’)之一部份t其在側面上以環形 方式圍繞這些對(pa i r )且配置在第一隔離溝渠(T 1 )和第二 隔離溝渠(T2)中, -電容器介電質(kd)配置在上層(0’),上層(0’)可用作 電容器第一電極, -在電容器介電質(kd 置電容器第二電極(ρ )。 9. 如申請專利範圍第8 路配置,其中 -垂直於第一隔離溝1 )而相鄰之各對之間的距離 小於這些平行於第一隔^^冓渠(T 1 )相鄰之各對之間的 距離, -字元線(W’)之在第二隔離溝渠T2中延伸之部份具有間 隔層形式。 ML· 10. 如申請專利範圍第1至第3項皮魚一 路配置, -· II I 一. I II - 其中 Af -連接結構(V)之寬度小於此種可以所技術來製成 之最小結構大小。 @ 嗓 1 1.如申請專利範圍第1,2,3 , 5或§瘦路配置,其中 .....* * - · -層序列(SF, SF*)之第一面和第二面(其與第一面相面小之 配置,其 對)之間的距離小於此種可以所用之技術來製 結構大小。 1 2.如申請專利範圍第1至第3項中任一項第5頁 2001.01.03.031 /(〇) β Ο 年 月 曰 修正 ------88116406 、,利着 l7〇 60 六 中 -連接結構(v)基本上是由半導體材料所 1 3.如申請專利範圍第丨配置,其中 “ Ϊ接結構⑴基本上*知t晶之半導體材料所構成且 所八有之摻雜物質濃度較氺1 〇 1Scm _還大。 1 4. 一種具有至少一個電晶體之積體電路 法,其特徵為: κw方 -形成此種電晶體以作為垂直式M〇s電晶體, 電型Ϊ : I :基,板(1 )之表面之層中此基板⑴是以第-導 電型式來摻雜,在此基板(1)上產生 等 /汲極Τ,種摻雜之下層⑻,其可用作此電晶體之第-源極 其上是—種由第一導電型式所摻雜之中層(Μ)中層 (Μ)可用作此電晶體之通道區, U),中層 二源= 上極是區—種摻雜之上層(〇),其可用作此電晶體之第 生層層Λ0)’中層⑷和下層⑻進行結構化,使產 s二2 )種層序列具有至少一個第一面以 及一個與第一面相面對之第二面, 列(st 使在電性上與基板(1)相連接,則須在層序 連接結構(v)::二^產生一種由第一導電型式所擦雜之 且可抵達基板fr)中上至少鄰接於中層(M)和下層(U) _至少在層序列(sf,sf*)之二面上產生閘極介電質(Μ)第6頁 2001.01.03.032 I 43 70 6 Ο _案號88116406_年月日_^_ 六、申請專利範圍 _ 且產生一種閘極電極而介電質(Gd )相鄰接。 1 5 .如申請專利範圍第1 4$/^^法,其中 -產生一種溝渠(G ),其上層(0),中層(M)及下層 (U ),以便產生此種層序列$ 、各F, SF 〇及另一種構造類似之層 序列(SF,SF*), -溝渠(G)中以一種材料填入,此種材料是由第一導電型 式所摻雜,以便產生該連接結構(V ),其鄰接於層序列 (SF, SF*)之第一面且鄰接於另一種層序列(SF, SF*)之第一 面, -在另一種層序列(SF,SF。之第二面上產生另一閘極介 電質(Gd)且鄰接於此閘極介電質(Gd)而產生另一閘極電 極。 _ 1 6 .如申請專利範圍第1 5項去,其中 -在連接結構(V)上方產生由與第一導電型式相反 之第二導型所摻雜之區域(Ge)^接於上層(0 )。 1 7 .如申請專利範圍第1 5或1 6項法,其中 -層序列(SF,SFD和另一種層序列(SF,SF。形成一對 (pair), -產生上述之許多對(pair), -溝渠(G )(其中產生一些屬於各對之連接結構(V ))以條 形之形式而產生, -產生多個平行於溝渠(G )之第一隔離溝渠(T),使各對 之一與第一第一隔離溝渠(T)之一交替地相鄰而配置著, -閘極電極之至少一部份產生於第一隔離溝渠(T)中,第7頁 2001.01.03. 033 43了〇 6 0 修正 案號 88116406 六、申請專利範圍 -下部之位元線是由下層(U )之結構化而產生,使其鄰接 於連接結構(V )且與連接結構(V )相平行而延伸, ’ -產生一些垂直於下部位元延伸之字元線(W ),其是 與閘極電極相連接。 1 8 .如申請專利範圍第1 法,其中 -須產生第一隔離溝渠,使其抵達下層(U )中但不切 割此下層(u), -下部位元線是由下層(U )藉由溝渠(G )之產生而產生, 使下部位元線之一和溝渠(G)之一交替地相鄰而配置著, -摻雜區(G e )在第一隔離溝渠(T )產生之後藉由連接結 構(V)之上部之摻雜而產生,使上·之上部轉換成摻雜區 (Ge)。 /翁’ ' 「 1 9.如申請專利範圍第1 7^ .¾^法,其中、 -須產生第一隔離溝1 ),使其切割下層(U ’), -部之位元線是由下層\ u’)藉由溝渠(G ’)和第一隔離溝 渠(Τ1 )之產生而產生,使下部位元線之一配置在溝渠(G’) 之 和第一隔離溝渠(Τ1 )之一之間 -第二隔離溝渠(Τ2)垂於第一隔離溝渠(Τ1)而產生,其 抵達下層(U ’)中但不切割此下層(u ’), -產生字元線(W’)以作為相鄰之閘極電極,閘極電極在 側面以環形方式圍繞層序列(F ’), -在上層(0’)(其可用作f容器之第〜一莩極)上方產生 電容器介電質(kd), -在電容器介電質(kd)上方產生電容器第二電極(p)。第8頁 2001.01.03. 034 43 706 Ο 修正 曰 案號 88116406 六、申請專利範圍 2 〇 ·如申請專利範圍第1 法,其中 -在上層(0 )上產生第^ 層(H1 )且Η1上產生第二輔 助層(Η2), -第一輔助層(Η 1 )和第二輔助層(Η 2 )被結構化成條形, 使上層(〇 )之一部份裸露出來, -藉由材料之沈積和回蝕刻而產生間隔層(SP ), S Ρ鄰接 於已結構化之第一輔助層(Η1)及已結構化之第二輔助層 (Η2), -產生溝渠(G),其中此間隔層(sp)和第二輔助層(Η2)作 為遮罩用, -在產生該連接結構(ν )之後須沈積一種材料,以便在連 接結構(V)上方產生該輔助結構(Η), -然後進行整平直至第一辅助層(HI)裸露出來, 隔離溝渠(T),其中層(SP)和辅助結構 -去除第/輔助層(H1) -產生第, (H)作為遮罩用 助層(Η1 )且Η1上產生第二辅 2 1.如申請專利範圍第1 8| 每法,其中 -在上磨(〇)上產生第一、_ 助層(Η 2 ), _第輔助層(Η1)和第二輔助層(Η 2 )被結構化成條形 使上層(0 )之一部份裸露出來, _藉由材料之沈積和回蝕刻而產生間隔層(SP ),SP鄰接 於已結構化之第一輔助層(Η1 )及已結構化之第二輔助層 (Η2),第9頁 2001.01.03.035 ^3 70 6 Ο _案號 88116406_年月日__ 六、申請專利範圍 -產生溝渠(G),其中此間隔層(sp)和第二輔助層(H2)作 為遮罩用, -在產生該連接結構(V )之後須沈積一種材料,以便在連 接結構(V )上方產生該輔助結構(Η), -然後進行整平直至第一輔助層(Η 1 )裸露出來, -去除第一辅助層(Η1), -產生第一隔離溝渠(Τ),隔層(SP )和輔助結構 (Η )作為遮罩用。 2 2 .如申請專利範圍第1 9項法,其中 -在上層(0)上產生第$助層(Η 1 )且Η1上產生第二輔 助層(Η2), -第一輔助層(Η 1 )和第二辅助層(Η2 )被結構化成條形, 使上層(0 )之一部份裸露出來, -藉由材料之沈積和回蝕刻而產生間隔層(SP ),SP鄰接 於已結構化之第一輔助層(Η 1 )及已結構化之第二輔助層 (Η2), -產生溝渠(G),其中此間隔層(sp)和第二輔助層(Η2)作 為遮罩用, -在產生該連接結構(V)之後須沈積一種材料,以便在連 接結構(V )上方產生該輔助結構(Η ), -然後進行整平直至第一輔助層(Η 1 )裸露出來, -去除第一辅助層(Η1), -產生第一隔離溝渠(Τ),其中間隔層(SP)和輔助結構 (Η )作為遮罩用。第10頁 2001.01.03. 036 Ο 案號 88116406曰 方法,其中 修正 六、申請專利範圍 2 3 .如申請專利範圍第1 -在去除第一輔助層c^i^)之後,產生一種鄰接於間隔層 (sp 1 )之另一間隔層(sp2f其中須沈積一種材料且對此種 材料進行回蝕刻, -產生第一隔離溝渠(T 1 ),其中間隔層(s p 1 ),另一間隔 層(s ρ 2 )和輔助層(Η ’)作為遮罩用, -產生第二隔離溝渠(Τ2),使其寬度較第一隔離溝渠 (Τ 1 )之寬度還大, -產生字元線(W ),其中須沈積某·種厚度之材料且對此種 材料進行回蝕刻,使不需遮罩即生相鄰之閘極電極形 式之這些位元線(W )。 2 4 .如申請專利範圍第2 0項法,其中 -在去除第一辅助層(之後,產生一種鄰接於間隔層 (sp 1 )之另一間隔層(sp2 ),其中須沈積一種材料且對此種 材料進行回蝕刻, -產生第一隔離溝渠(T1 ),其中間隔層(spl ),另一間隔 層(s ρ 2 )和輔助層(Η ’)作為遮罩用, -產生第二隔離溝渠(Τ2),使其寬度較第一隔離溝渠 (Τ1 )之寬度還大, -產生字元線(W),其中須沈積某種厚度之材料且對此種 材料進行回蝕刻,使不需遮罩即可產生相鄰之|極電。 25.如申請專利範圍第1 4至1 6項中j壬一項之,其中該 連接結構(V )藉由磊晶(E p i t a x y )而產生 κ. 2 6.如申請專利範圍第1 4至I 6項中任法,其中該第π頁 2001.01.03. 037 Ο 案號 88116406 年 月 修正 六、申請專利範圍 連接結構(V )藉由多晶半導體材料之沈積而產生。 2 7.如申請專利範圍第2 5項法,其中 -連接結構(V )以原處(i ηu)摻雜之方式而產生, -在產生該連接結構(V )時/胃$吏摻雜物質濃度提高,使連 接結構(V )之内部所受到之摻度較外部者還高。 2 8 .如申請專利範圍第2 6項左法,其中連接結構(V )以原處(i u)摻雜之方式而產生, -在產生該連接結構(V )時須使摻雜物質濃度提高,使連 接結構(V )之内部所受到之摻雜度較外部者還高。第12頁 2001. 01. 03.038
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19844083 | 1998-09-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW437060B true TW437060B (en) | 2001-05-28 |
Family
ID=7882275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088116406A TW437060B (en) | 1998-09-25 | 1999-10-15 | Integrated circuit-arrangement with at least a transistor and the method for its production |
Country Status (7)
Country | Link |
---|---|
US (1) | US6750095B1 (zh) |
EP (1) | EP1116270A1 (zh) |
JP (2) | JP2002526928A (zh) |
KR (1) | KR100423765B1 (zh) |
CN (1) | CN1152425C (zh) |
TW (1) | TW437060B (zh) |
WO (1) | WO2000019529A1 (zh) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10030391C2 (de) * | 2000-06-21 | 2003-10-02 | Infineon Technologies Ag | Verfahren zur Herstellung einer Anschlussfläche für vertikale sublithographische Halbleiterstrukturen |
US6686604B2 (en) * | 2001-09-21 | 2004-02-03 | Agere Systems Inc. | Multiple operating voltage vertical replacement-gate (VRG) transistor |
KR20030060327A (ko) * | 2002-01-08 | 2003-07-16 | 삼성전자주식회사 | 고집적 자성체 메모리 소자 및 그 구동 방법 |
DE10204871A1 (de) * | 2002-02-06 | 2003-08-21 | Infineon Technologies Ag | Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren |
US7224024B2 (en) * | 2002-08-29 | 2007-05-29 | Micron Technology, Inc. | Single transistor vertical memory gain cell |
US6838723B2 (en) * | 2002-08-29 | 2005-01-04 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
US6804142B2 (en) * | 2002-11-12 | 2004-10-12 | Micron Technology, Inc. | 6F2 3-transistor DRAM gain cell |
US6956256B2 (en) * | 2003-03-04 | 2005-10-18 | Micron Technology Inc. | Vertical gain cell |
KR100610496B1 (ko) * | 2004-02-13 | 2006-08-09 | 삼성전자주식회사 | 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법 |
US7145186B2 (en) * | 2004-08-24 | 2006-12-05 | Micron Technology, Inc. | Memory cell with trenched gated thyristor |
JP2007189008A (ja) * | 2006-01-12 | 2007-07-26 | Elpida Memory Inc | 半導体記憶装置およびその製造方法 |
US7439135B2 (en) * | 2006-04-04 | 2008-10-21 | International Business Machines Corporation | Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same |
US20100090263A1 (en) * | 2008-10-10 | 2010-04-15 | Qimonda Ag | Memory devices including semiconductor pillars |
US8138538B2 (en) * | 2008-10-10 | 2012-03-20 | Qimonda Ag | Interconnect structure for semiconductor devices |
JP4487221B1 (ja) * | 2009-04-17 | 2010-06-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置 |
US9184281B2 (en) * | 2013-10-30 | 2015-11-10 | Infineon Technologies Ag | Method for manufacturing a vertical semiconductor device and vertical semiconductor device |
US9397094B2 (en) | 2014-09-25 | 2016-07-19 | International Business Machines Corporation | Semiconductor structure with an L-shaped bottom plate |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0793365B2 (ja) * | 1984-09-11 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
US4791463A (en) * | 1984-10-31 | 1988-12-13 | Texas Instruments Incorporated | Structure for contacting devices in three dimensional circuitry |
US4939104A (en) * | 1984-10-31 | 1990-07-03 | Texas Instruments, Incorporated | Method for forming a buried lateral contact |
US4914739A (en) * | 1984-10-31 | 1990-04-03 | Texas Instruments, Incorporated | Structure for contacting devices in three dimensional circuitry |
JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP2606857B2 (ja) * | 1987-12-10 | 1997-05-07 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
JPH01227468A (ja) | 1988-03-08 | 1989-09-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
US5181089A (en) * | 1989-08-15 | 1993-01-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and a method for producing the same |
US5316962A (en) * | 1989-08-15 | 1994-05-31 | Matsushita Electric Industrial Co., Ltd. | Method of producing a semiconductor device having trench capacitors and vertical switching transistors |
US5010386A (en) * | 1989-12-26 | 1991-04-23 | Texas Instruments Incorporated | Insulator separated vertical CMOS |
JPH0425171A (ja) | 1990-05-21 | 1992-01-28 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
DE4341667C1 (de) * | 1993-12-07 | 1994-12-01 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung |
JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
DE19519160C1 (de) * | 1995-05-24 | 1996-09-12 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
DE19617646C2 (de) | 1996-05-02 | 1998-07-09 | Siemens Ag | Speicherzellenanordnung und ein Verfahren zu deren Herstellung |
EP0899790A3 (de) * | 1997-08-27 | 2006-02-08 | Infineon Technologies AG | DRAM-Zellanordnung und Verfahren zu deren Herstellung |
-
1999
- 1999-09-22 EP EP99955764A patent/EP1116270A1/de active Pending
- 1999-09-22 CN CNB998095583A patent/CN1152425C/zh not_active Expired - Fee Related
- 1999-09-22 US US09/787,966 patent/US6750095B1/en not_active Expired - Fee Related
- 1999-09-22 WO PCT/DE1999/003031 patent/WO2000019529A1/de active IP Right Grant
- 1999-09-22 JP JP2000572937A patent/JP2002526928A/ja active Pending
- 1999-09-22 KR KR10-2001-7003577A patent/KR100423765B1/ko not_active IP Right Cessation
- 1999-10-15 TW TW088116406A patent/TW437060B/zh not_active IP Right Cessation
-
2007
- 2007-07-04 JP JP2007176125A patent/JP4149498B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN1312955A (zh) | 2001-09-12 |
JP4149498B2 (ja) | 2008-09-10 |
WO2000019529A1 (de) | 2000-04-06 |
CN1152425C (zh) | 2004-06-02 |
JP2002526928A (ja) | 2002-08-20 |
JP2007329489A (ja) | 2007-12-20 |
KR100423765B1 (ko) | 2004-03-22 |
KR20010075236A (ko) | 2001-08-09 |
EP1116270A1 (de) | 2001-07-18 |
US6750095B1 (en) | 2004-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11309329B2 (en) | Three-dimensional NOR-type memory device and method of making the same | |
TW437060B (en) | Integrated circuit-arrangement with at least a transistor and the method for its production | |
US10381373B2 (en) | Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof | |
US10381443B2 (en) | Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device | |
KR102612259B1 (ko) | 수직 워드 라인들 및 개별 채널들을 포함하는 3차원 nor 어레이 및 그의 제조 방법들 | |
US9659946B2 (en) | Self-aligned source for split-gate non-volatile memory cell | |
CN103681687B (zh) | 三维半导体存储装置及其制造方法 | |
US7442976B2 (en) | DRAM cells with vertical transistors | |
TWI595631B (zh) | 半導體裝置及其製造方法 | |
KR100876957B1 (ko) | 노어형 불 휘발성 메모리 소자 및 이를 형성하기 위한 형성방법 | |
US10950626B2 (en) | Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes | |
US11018153B2 (en) | Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes | |
TW200406040A (en) | Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component | |
KR102414511B1 (ko) | 3차원 반도체 소자 | |
WO2021029916A1 (en) | Three-dimensional memory device containing alternating stack of source layers and drain layers and vertical gate electrodes | |
US20090047777A1 (en) | Semiconductor device and method of manufacturing the same | |
TW200406044A (en) | Floating gate memory structures and fabrication methods | |
CN104269404A (zh) | 三维存储器及制备方法 | |
TWI807270B (zh) | 記憶胞、半導體元件及形成半導體元件的方法 | |
WO2021236178A1 (en) | Three-dimensional memory device containing auxilliary support pillar structures and method of making the same | |
US11770935B2 (en) | 3D ferroelectric memory | |
TW200826282A (en) | Semiconductor memory device and method of manufacturing the same | |
KR101145793B1 (ko) | 수직 채널 트랜지스터를 구비하는 반도체 소자 및 그 제조 방법 | |
JP3734706B2 (ja) | メモリセル装置及びその製造方法 | |
JP2008226979A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |