JP2011507308A5 - - Google Patents

Claims (25)

1. 半導体材料で形成された複数のループを有する基板を提供するステップであって、前記複数のループの各々は、前記ループのうちの前記各々の第一の端部および逆の第二の端部で結合される、第一および第二の細長い部分によって画定され、前記複数のループのうちの前記第一の複数の端部は、導電性材料によって結合され、前記複数のループのうちの前記第二の複数の端部は導電性材料によって結合される、ステップと、
   前記複数のループの各々のうちの、第一の細長い部分に沿って、第一の対のトランジスタの各々を提供するステップであって、前記第一の対のトランジスタのうちの一つのトランジスタは、前記複数のループの前記第一の端部の近傍にあり、前記第一の対のトランジスタのうちの別のトランジスタは、前記複数のループの前記第二の端部の近傍にあり、各々のループは、前記第一の対のトランジスタのうちの各一つのアクティブ領域を形成する、ステップと、
   を含み、
   前記第一の対のトランジスタの各々一つを提供するステップは、
   複数のソース／ドレイン領域を形成するために、前記トランジスタの前記アクティブ領域の両側をそれぞれドープするステップと、
   前記アクティブ領域を形成する前記ループを直接覆ってトランジスタゲートを形成するステップであって、前記ゲートは、前記アクティブ領域を自体の下に画定するステップと、を含み、
   前記複数のループの前記第一の端部は、ソース領域であり、前記第一のトランジスタを提供するステップは、前記ソース領域と前記ゲートとを電気的に短絡するステップを含む
   ことを特徴とする集積回路作成方法。
2. 前記一つのトランジスタは、前記第一の細長い部分に沿って配置され、
   前記ループの対が、前記別のトランジスタのアクティブ領域を形成するステップをさらに含み、
   前記一つのトランジスタと前記別のトランジスタは、前記ループ端部の近傍に配置される、
   ことを特徴とする、請求項１に記載の方法。
3. 前記ループを有する前記基板を提供するステップは、ピッチマルチプリケーションを実施するステップによって前記ループを形成するステップを含み、ピッチマルチプリケーションを実施するステップは、
   前記基板の上にマンドリルを形成するステップと、
   前記マンドリルの複数の側壁に接してスペーサを形成するステップと、
   独立した複数のスペーサのパターンを残すために、前記複数のマンドリルを除去するステップと、
   前記半導体材料を含む層中へと、前記独立した複数のスペーサによって画定されたパターンをエッチングするステップと、
   を含む、
   ことを特徴とする、請求項１に記載の方法。
4. 前記複数のループの上に半導体材料層を形成するステップと、
   前記半導体材料層の上にマスク材料層を形成するステップと、
   前記複数のループの各々を横切って伸長する、一つ以上のマスキング材料のストリップを形成するために、前記マスク材料層をパターン化するステップと、
   半導体材料の複数のストリップを形成するために、前記複数のストリップよって画定されるパターンを、前記半導体材料層に転写するステップと、
   を含む、
   ことを特徴とする、請求項１に記載の方法。
5. 集積回路を形成するためのプロセスであって、
   基板の上に存在する複数のマンドリルを提供するステップと、
   前記複数のマンドリルの複数の側壁に複数のスペーサを提供するステップと、
   前記複数のスペーサに対して、前記複数のマンドリルを選択的に除去するステップと、
   前記複数のスペーサを覆ってマスク材料の層を堆積するステップと、
   前記マスク材料のラテラル方向に分離された第一および第二のブロックを形成するために、前記マスク材料層をパターン化するステップであって、前記第一のブロックは、前記複数のスペーサの各々の第一の端部と接触し、前記第二のブロックは、前記複数のスペーサの各々の第二の端部と接触する、ステップと、
   前記複数のスペーサならびに前記第一および第二のブロックによって画定された第一のパターンを前記基板へと転写し、それによって、基板上にピッチマルチプリケーションが施された複数のラインおよびブロックが形成され、前記ピッチマルチプリケーションが施された複数のラインの各々は、前記ブロックと接触するステップと、
   を含む、
   ことを特徴とするプロセス。
6. 複数のマンドリルを提供するステップは、
   前記基板の上に存在するフォトレジスト層を提供するステップと、
   複数のフォトレジストフィーチャを形成するために、前記フォトレジスト層をパターン化するステップと、
   前記複数のフォトレジストフィーチャをトリミングするステップと、
   を含み、
   前記トリミングされた複数のフォトレジストフィーチャは、前記複数のマンドリルを形成する、
   ことを特徴とする、請求項５に記載のプロセス。
7. 前記複数のマンドリルの複数の側壁に複数のスペーサを提供するステップは、
   前記複数のフォトレジストフィーチャを覆って、スペーサ材料の層をブランケット堆積するステップと、
   前記複数のフォトレジストフィーチャの複数の側壁上に複数のスペーサを画定するために、複数の水平表面から前記スペーサ材料を除去するステップと、
   を含む、
   ことを特徴とする、請求項５に記載のプロセス。
8. 前記基板へと、前記複数のスペーサならびに前記第一および第二のブロックによって画定された前記第一のパターンを転写するステップは、
   ハードマスク層へと、前記複数のスペーサならびに前記第一および第二のブロックによって画定された前記第一のパターンを転写するステップと、
   前記ハードマスク層から前記基板へと前記第一のパターンを転写するステップと、
   を含む、
   ことを特徴とする、請求項５に記載のプロセス。
9. 前記複数のスペーサと前記ハードマスク層との間のレベルに一つ以上のさらなるハードマスク層を提供するステップと、
   前記ハードマスク層へと前記第一のパターンを転写するステップの前に、前記一つ以上のさらなるハードマスク層へと前記第一のパターンを転写するステップと、
   をさらに含む、
   ことを特徴とする、請求項８に記載のプロセス。
10. 前記ハードマスク層は、非晶質炭素で形成される、
    ことを特徴とする、請求項８に記載のプロセス。
11. 集積回路を形成するためのプロセスであって、
    基板の上に存在する第一のマスク材料の複数の細長いループを提供するステップと、
    前記複数のループを覆って第二のマスク材料の層を提供するステップと、
    前記第二のマスク材料のブロックを形成するために前記層をパターン化するステップであって、前記ブロックは前記複数のループの各々の端部と接触する、ステップと、
    前記複数のループおよび前記ブロックによって画定された第一のパターンを前記基板へと転写するステップと、
    続いて、前記基板の上に半導体材料の層を形成するステップと、
    前記半導体材料の上にマスク材料の他の層を形成するステップと、
    前記複数のループの各々を横切って伸長し、前記複数のループの各々と接触する一つ以上のマスキング材料のストリップを形成するために、前記他の層をパターン化するステップと、
    前記複数のストリップによって画定された第二のパターンを、半導体材料の複数のストリップを形成するために前記半導体材料層へと転写するステップと、
    前記半導体材料の前記複数のストリップと、前記第二のマスク材料の前記ブロックによって画定された複数の基板フィーチャとを、電気的に接続するステップと、
    を含み、
    前記半導体材料の前記複数のストリップを電気的に接続するステップは、前記半導体材料の前記複数のストリップの上にトランジスタゲートを形成するステップと、複数のソース／ドレイン領域を形成するために、前記トランジスタゲートの両側をそれぞれドープするステップと、を含み、
    前記第二のマスク材料の前記ブロックによって画定された複数の基板フィーチャは、ソース領域であり、前記半導体材料の前記複数のストリップを電気的に接続するステップは、前記ソース領域と前記ゲートとを電気的に短絡するステップを含む
    ことを特徴とするプロセス。
12. 前記第二のパターンを転写するステップは、トランジスタのゲートを画定し、前記第一のパターンを転写するステップは、前記トランジスタのソース／ドレイン領域を画定する、
    ことを特徴とする、請求項１１に記載のプロセス。
13. 前記第一のパターンを転写するステップは、メモリデバイスの複数のビット線を画定する、
    ことを特徴とする、請求項１１に記載のプロセス。
14. 前記第二のパターンを転写するステップは、前記メモリデバイスの複数のワード線を画定する、
    ことを特徴とする、請求項１３に記載のプロセス。
15. 前記集積回路はフラッシュメモリ回路であり、前記第一および前記第二のパターンを転写するステップは、前記フラッシュメモリ回路のアレイ領域における複数の浮遊ゲートトランジスタを画定する、
    ことを特徴とする、請求項１１に記載のプロセス。
16. 前記層をパターン化するステップは、前記フラッシュメモリ回路の周辺領域における複数のフィーチャを画定する、
    ことを特徴とする、請求項１１に記載のプロセス。
17. 半導体材料の間隔の開いた細長い複数のストリップと、
    半導体材料の前記細長い複数のストリップと同一レベル上にあり、前記細長い複数のストリップの各々の第一の端部と接触する、半導体材料の第一のブロックと、
    半導体材料の前記細長い複数のストリップと交差した軸に沿って配置され、前記第一のブロックへと電気的に短絡された第一の複数のトランジスタゲートと、
    を含む、
    ことを特徴とする集積回路。
18. 前記細長い複数のストリップと同一レベル上にあり、半導体材料の前記細長い複数のストリップの第二の端部と接触する、半導体材料の第二のブロックと、
    半導体材料の前記細長い複数のストリップと交差した軸に沿って配置され、前記第二のブロックへと電気的に接続された第二の複数のトランジスタゲートと、
    をさらに含む、
    ことを特徴とする、請求項１７に記載の集積回路。
19. 前記第一のブロックは、前記第一のブロックおよび前記第一の複数のトランジスタゲートを含む第一の複数のトランジスタのための第一のソース／ドレインを形成し、前記第二のブロックは、前記第二のブロックおよび前記第二の複数のトランジスタゲートを含む、第二の複数のトランジスタのための第二のソース／ドレインを形成する、
    ことを特徴とする、請求項１７に記載の集積回路。
20. 半導体材料の前記細長い複数のストリップは、メモリデバイスの複数のビット線を構成し、前記第一の複数のトランジスタゲートは、メモリデバイスの複数のワード線のうちの一部を構成する、
    ことを特徴とする、請求項１７に記載の集積回路。
21. 集積回路を含む電気デバイスであって、前記集積回路は、
    半導体材料の複数の対の間隔の開いたラインであって、前記複数のラインの第一の端部の全ては電気的に相互接続され、前記複数のラインの逆の端部の全ては電気的に相互接続された、ラインと、
    前記複数のラインの中間部分から前記第一の端部への電流を防止するための手段と、
    を含む、
    ことを特徴とする電気デバイス。
22. 前記複数のラインは、メモリアレイにおける複数のメモリセルを画定する、
    ことを特徴とする、請求項２１に記載の電気デバイス。
23. 電流を防止するための前記手段は、
    前記第一の端部の近傍に複数のトランジスタを含み、前記複数のラインは前記複数のトランジスタの複数のアクティブ領域を形成し、半導体材料のブロックが、前記第一の端部で前記複数のラインを互いに電気的に接続し、半導体材料の前記ブロックは、前記複数のトランジスタの複数のソース／ドレイン領域を形成する、
    ことを特徴とする、請求項２１に記載の電気デバイス。
24. 前記複数のラインの中間部分から前記第二の端部への電流を防止するための他の手段をさらに含む、
    ことを特徴とする、請求項２１に記載の電気デバイス。
25. 前記他の手段は、
    前記第二の端部の近傍に複数のトランジスタを含み、前記複数のラインは、前記複数のトランジスタの複数のアクティブ領域を形成し、半導体のブロックが、前記第二の端部で前記複数のラインを互いに電気的に接続し、半導体材料の前記ブロックは、前記複数のトランジスタの複数のソース／ドレイン領域を形成する、
    ことを特徴とする、請求項２４に記載の電気デバイス。