TWI677011B - 製造半導體裝置的方法 - Google Patents

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TWI677011B TW104140426A TW104140426A TWI677011B TW I677011 B TWI677011 B TW I677011B TW 104140426 A TW104140426 A TW 104140426A TW 104140426 A TW104140426 A TW 104140426A TW I677011 B TWI677011 B TW I677011B
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金景洙
Kyungsoo Kim
朴鍊皓
Yeon Ho Park
權旭炫
Wookhyun Kwon
孫洛辰
Nakjin Son
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南韓商三星電子股份有限公司
Samsung Electronics Co., Ltd.
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Abstract

本發明提供製造包括場效電晶體的半導體裝置的方法。 該些方法可包括：在基板上依序形成下部模具層及中間模具層；在基板的第一區及第二區上分別形成第一上部模具圖案及第一間隔壁；使用第一上部模具圖案及第一間隔壁作為蝕刻遮罩來蝕刻中間模具層，以分別形成第一中間模具圖案及第二中間模具圖案；形成第二間隔壁，以覆蓋第一中間模具圖案及第二中間模具圖案的側壁；使用第二間隔壁作為蝕刻遮罩來蝕刻下部模具層，以形成下部模具圖案；以及使用下部模具圖案作為蝕刻遮罩來蝕刻基板，以形成主動式圖案。

Description

製造半導體裝置的方法 【相關申請案的交叉參考】
本專利申請案主張在2015年1月29日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0014438號的優先權，所述專利申請案的內容全文併入本案供參考。
本發明概念是有關於製造包括鰭式場效電晶體(fin field effect transistor)的半導體裝置的方法。
半導體裝置正越來越多地用於消費者電子裝置、商業電子裝置及其他電子裝置中。半導體裝置可被分類成用於儲存資料的記憶體裝置、用於處理資料的邏輯裝置、及包括記憶體裝置及邏輯裝置兩者的混合裝置。為滿足對速度快及/或能耗低的電子裝置的日益增長的需求，可有必要使半導體裝置達成高可靠性、高效能、及/或多功能。為滿足該些技術要求，半導體裝置的複雜性及/或積體密度正在增加。
雙重圖案化技術(double patterning technology)被用於形成具有較曝光設備可印刷的最小特徵大小更小的尺寸的精細圖案。舉例而言，為了形成該些精細圖案，傳統雙重圖案化製程可包括以下步驟：使用光刻(photolithography)及蝕刻製程而在犧牲圖案(sacrificial pattern)的側壁上形成間隔壁；移除所述犧牲圖案；以及使用所述間隔壁作為蝕刻遮罩來蝕刻欲被蝕刻的層。然而，隨著半導體裝置的積體密度的增加，可有必要開發能使圖案尺寸較雙重圖案化製程的圖案尺寸小的圖案化方法。
本發明概念的示例性實施例提供製造具有區相依圖案密度(region-dependent pattern density)的半導體裝置的方法。
本發明概念的其他示例性實施例提供一種包括多個區的半導體裝置，所述多個區的圖案密度相依於所述區的位置。
根據本發明概念的示例性實施例，一種製造半導體裝置的方法可包括：在具有第一區及第二區的基板上依序形成下部模具層及中間模具層；在所述中間模具層上形成第一上部模具圖案(mold pattern)及第一間隔壁，所述第一上部模具圖案及所述第一間隔壁是使用不同但局部交疊的製程而分別形成於所述第一區及所述第二區上；使用所述第一上部模具圖案及所述第一間隔壁作為蝕刻遮罩來蝕刻所述中間模具層，以分別形成第一中間模具圖案及第二中間模具圖案；形成第二間隔壁，以覆蓋所述第一中 間模具圖案的側壁及所述第二中間模具圖案的側壁；使用所述第二間隔壁作為蝕刻遮罩來蝕刻所述下部模具層，以形成下部模具圖案；以及使用所述下部模具圖案作為蝕刻遮罩來蝕刻所述基板的上部部分，以形成主動式圖案(active pattern)。
在示例性實施例中，所述形成所述第一上部模具圖案及所述第一間隔壁可包括：在所述中間模具層上形成第一上部模具圖案及第二上部模具圖案，以使所述第一上部模具圖案及所述第二上部模具圖案分別安置於所述第一區及所述第二區上；形成蝕刻防止(etching-prevention)圖案，以覆蓋所述第一上部模具圖案中的至少一者；形成所述第一間隔壁，以覆蓋所述蝕刻防止圖案的側壁及所述第二上部模具圖案的側壁；以及移除所述蝕刻防止圖案及所述第二上部模具圖案。所述第一上部模具圖案中的所述至少一者可在所述移除所述蝕刻防止圖案及所述第二上部模具圖案後存留。
在示例性實施例中，所述蝕刻防止圖案可為由相對於所述第二上部模具圖案具有蝕刻選擇性的材料形成。所述形成所述第一間隔壁可包括：形成第一間隔壁層，以覆蓋所述蝕刻防止圖案及所述第二上部模具圖案；以及各向異性地蝕刻所述第一間隔壁層，以暴露出所述蝕刻防止圖案的頂面及所述第二上部模具圖案的頂面。所述移除所述蝕刻防止圖案及所述第二上部模具圖案可包括：在使用所述蝕刻防止圖案來防止所述第一上部模具圖案受到蝕刻的同時，選擇性地移除具有所述被暴露的頂面的所述第 二上部模具圖案；以及在所述移除所述第二上部模具圖案後，選擇性地移除所述蝕刻防止圖案。
在示例性實施例中，所述形成所述第二中間模具圖案可包括：使用位於所述蝕刻防止圖案的兩個側壁上的所述第一間隔壁作為蝕刻遮罩來蝕刻所述中間模具層，以在所述第一區上形成第二中間模具圖案，所述第二間隔壁中的某些覆蓋位於所述第一區上的所述第二中間模具圖案的側壁，且所述主動式圖案可包括虛設主動式圖案，所述虛設主動式圖案是使用處於位於所述第一區上的所述第二中間模具圖案的側壁上的所述第二間隔壁形成。
在示例性實施例中，所述形成所述下部模具圖案可包括：移除所述第一中間模具圖案及所述第二中間模具圖案；使用所述第一區上的所述第二間隔壁作為蝕刻遮罩來蝕刻所述下部模具層，以形成第一下部模具圖案；以及使用所述第二區上的所述第二間隔壁作為蝕刻遮罩來蝕刻所述下部模具層，以形成第二下部模具圖案。所述形成所述主動式圖案可包括：使用所述第一下部模具圖案及所述第二下部模具圖案作為蝕刻遮罩來蝕刻所述基板的所述上部部分，以分別形成第一主動式圖案及第二主動式圖案。所述第一下部模具圖案與所述第二下部模具圖案可同時形成，且所述第一主動式圖案與所述第二主動式圖案可同時形成。
在示例性實施例中，所述第一上部模具圖案中的每一者的寬度可實質上等於所述第一區上一對所述主動式圖案之間的距離。
在示例性實施例中，所述第一間隔壁中的每一者的最大寬度可實質上等於所述第二區上一對所述主動式圖案之間的距離。
在示例性實施例中，所述第一上部模具圖案可具有較所述第一間隔壁的最大寬度大的寬度。
在示例性實施例中，所述基板可更包括第三區，且所述方法可更包括：在所述中間模具層及所述第三區上形成第三上部模具圖案，所述第三上部模具圖案是與所述第一上部模具圖案同時形成；使用所述第三上部模具圖案作為蝕刻遮罩來蝕刻所述中間模具層，以形成第三中間模具圖案；使用所述第三中間模具圖案作為蝕刻遮罩來蝕刻所述下部模具層，以形成第三下部模具圖案；以及使用所述第三下部模具圖案作為蝕刻遮罩來蝕刻所述基板的所述上部部分，以形成鍵圖案(key pattern)。
在示例性實施例中，所述第二間隔壁可被形成為覆蓋所述第三中間模具圖案的側壁，且所述形成所述第三下部模具圖案可包括使用所述第三中間模具圖案及所述第二間隔壁作為蝕刻遮罩來蝕刻所述下部模具層。
在示例性實施例中，所述方法可更包括：在所述中間模具層與所述第一間隔壁之間以及所述中間模具層與所述第一上部模具圖案及所述第三上部模具圖案之間形成中間遮罩層。所述第三中間模具圖案的寬度可較所述第一中間模具圖案及所述第二中間模具圖案中的每一者的寬度大。所述形成所述第一中間模具圖 案至第三中間模具圖案可包括：使用所述第一間隔壁以及所述第一上部模具圖案及所述第三上部模具圖案作為蝕刻遮罩來依序蝕刻所述中間遮罩層及所述中間模具層，以形成第一中間模具圖案至第三中間模具圖案以及分別安置於其上的第一中間遮罩圖案至第三中間遮罩圖案；以及接著移除所述第一中間遮罩圖案及所述第二中間遮罩圖案，以留下所述第三中間遮罩圖案。所述形成所述下部模具圖案可包括移除所述第一中間模具圖案及所述第二中間模具圖案，且此處，所述第三中間模具圖案可因所述第三中間遮罩圖案的存在而存留。
在示例性實施例中，所述方法可更包括：形成裝置隔離層，以填充所述主動式圖案之間的溝槽；以及形成閘電極，以使所述閘電極與所述主動式圖案交叉。
在示例性實施例中，所述溝槽可包括位於所述第一區上一對所述主動式圖案之間的第一溝槽及位於所述第二區上一對所述主動式圖案之間的第二溝槽。所述第一溝槽被形成為具有較所述第二溝槽的寬度大的寬度。
根據本發明概念的示例性實施例，一種製造半導體裝置的方法可包括：分別在基板的第一區及第二區上形成第一上部模具圖案及第二上部模具圖案；在所述第一區上執行第一間隔壁形成製程及第二間隔壁形成製程以及第一蝕刻製程及第二蝕刻製程，以形成由所述第一上部模具圖案形成的四個第一主動式圖案，所述第一蝕刻製程及所述第二蝕刻製程是使用由所述第一間 隔壁形成製程及所述第二間隔壁形成製程所形成的第一間隔壁及第二間隔壁來執行；以及在所述第二區上執行所述第二間隔壁形成製程及所述第二蝕刻製程，以形成由所述第二上部模具圖案形成的兩個第二主動式圖案，所述第二蝕刻製程是使用由所述第二間隔壁形成製程形成的所述第二間隔壁來執行。當執行所述第一間隔壁形成製程時，可藉由覆蓋所述第二上部模具圖案的蝕刻防止圖案來保護所述第二上部模具圖案。
在示例性實施例中，所述第一間隔壁形成製程及所述第二間隔壁形成製程中的每一者可包括：形成間隔壁層，以共形地覆蓋所暴露的圖案；以及各向異性地蝕刻所述間隔壁層，以暴露出所述圖案的頂面。當執行所述第一間隔壁形成製程時，由夾置於所述間隔壁層與所述第二上部模具圖案之間的所述蝕刻防止圖案將所述間隔壁層與所述第二上部模具圖案間隔開。
在示例性實施例中，所述兩個第二主動式圖案之間的距離可實質上等於所述第二上部模具圖案的寬度。
根據本發明概念的示例性實施例，一種半導體裝置可包括基板，所述基板包括第一區及第二區且包括在第一方向上延伸的第一主動式圖案、虛設主動式圖案、及第二主動式圖案，所述第一主動式圖案設置於所述第一區上、所述虛設主動式圖案及所述第二主動式圖案設置於所述第二區上。所述半導體裝置可更包括裝置隔離層，所述裝置隔離層填充所述第一主動式圖案、所述虛設主動式圖案、及所述第二主動式圖案之間的溝槽。此處，一 對所述第二主動式圖案之間的空間可大於一對所述第一主動式圖案之間的空間，且所述虛設主動式圖案可包括第一群組及第二群組，所述第一群組包括一對虛設主動式圖案，所述第二群組包括另一對虛設主動式圖案。所述第二主動式圖案可設置於所述第一群組與所述第二群組之間。
在示例性實施例中，所述第一主動式圖案及所述第二主動式圖案與所述虛設主動式圖案可具有實質上相同的寬度。
在示例性實施例中，所述第一群組的或所述第二群組的所述虛設主動式圖案之間的空間可實質上相同於所述一對所述第一主動式圖案之間的空間。
在示例性實施例中，所述半導體裝置可更包括閘電極及閘極絕緣圖案，所述閘電極在第二方向上延伸並與在所述裝置隔離層之間突出的所述第一主動式圖案及所述第二主動式圖案交叉，所述閘極絕緣圖案夾置於所述第一主動式圖案及所述第二主動式圖案與所述閘電極之間。此處，所述第一方向及所述第二方向可平行於所述基板的頂面且可相互交叉。
本發明概念的某些實施例包括製造半導體裝置的方法。該些方法可包括：在具有第一區及第二區的基板上依序形成下部模具層、中間模具層及上部模具層；形成上部模具圖案、中間模具圖案及下部模具圖案；使用形成於所述上部模具圖案上的第一間隔壁及形成於所述中間模具圖案上的第二間隔壁在所述第一區中執行四重圖案化技術(quadruple patterning technology)製程； 以及不使用形成於所述上部模具圖案上的所述第一間隔壁而是使用形成於所述中間模具圖案上的所述第二間隔壁在所述第二區中執行雙重圖案化技術製程。
在某些實施例中，執行所述四重圖案化技術製程包括：在所述第一區中形成所述上部模具圖案；在所述第一區中的所述上部模具圖案上形成第一間隔壁層；以及蝕刻所述第一間隔壁層，以形成覆蓋所述第一區中所述上部模具圖案的側壁的第一間隔壁。在某些實施例中，執行所述雙重圖案化技術製程包括：在與在所述第一區中形成所述上部模具圖案相同的操作中，在所述第二區中形成所述上部模具圖案；在所述第二區中形成蝕刻防止圖案；在與在所述第一區中的所述上部模具圖案上形成所述第一間隔壁層相同的操作中，在所述第二區中的所述蝕刻防止圖案上形成第一間隔壁層；以及在與蝕刻所述第一間隔壁層以形成覆蓋所述第一區中所述上部模具圖案的側壁的第一間隔壁相同的操作中，蝕刻所述第一間隔壁層，以形成覆蓋所述第二區中所述蝕刻防止圖案的側壁的第一間隔壁。
在某些實施例中，執行所述四重圖案化技術製程更包括：使用所述第一區中的所述第一間隔壁在所述第一區中形成所述中間模具圖案；在所述第一區中的所述中間模具圖案上形成第二間隔壁層；以及蝕刻所述第二間隔壁層，以形成覆蓋所述第一區中所述中間模具圖案的側壁的第二間隔壁。在某些實施例中，執行所述雙重圖案化技術製程更包括：在與使用所述第一區中的 所述第一間隔壁在所述第一區中形成所述中間模具圖案相同的操作中，使用所述第一間隔壁及所述上部模具圖案在所述第二區中形成所述中間模具圖案；在與在所述第一區中的所述中間模具圖案上形成第二間隔壁層相同的操作中，在所述第二區中的所述中間模具圖案上形成所述第二間隔壁層；以及在與蝕刻所述第二間隔壁層以形成覆蓋所述第一區中所述中間模具圖案的側壁的第二間隔壁相同的操作中，蝕刻所述第二間隔壁層，以形成覆蓋所述第二區中所述中間模具圖案的側壁的第二間隔壁。
在某些實施例中，執行所述四重圖案化技術製程更包括：使用所述第一區中的所述第二間隔壁在所述第一區中形成所述下部模具圖案；以及使用所述第一區中的所述下部模具圖案在所述基板中形成第一主動式圖案。在某些實施例中，執行所述雙重圖案化技術製程更包括：在與使用所述第一區中的所述第二間隔壁在所述第一區中形成所述下部模具圖案相同的操作中，使用所述第二間隔壁在所述第二區中形成所述下部模具圖案；以及在與在所述基板中形成所述第一主動式圖案相同的操作中，使用所述第二區中的所述下部模具圖案在所述基板中形成第二主動式圖案。
在某些實施例中，所述第一主動式圖案及所述第二主動式圖案在第一方向上延伸，且所述方法更包括：形成在橫跨所述第一主動式圖案及所述第二主動式圖案的第二方向上延伸的多個閘電極。
應注意，參照一個實施例所闡述的本發明概念的態樣亦可併入不同的實施例中，儘管並未對其予以具體闡述。即，所有實施例及/或任意實施例的特徵可以任意方式及/或組合形式進行組合。本發明概念的該些及其他目的及/或態樣將在下文所述說明書中進行詳細闡釋。
1‧‧‧基板
3‧‧‧下部模具層
3a‧‧‧第一下部模具圖案
3b‧‧‧第二下部模具圖案
3c‧‧‧第三下部模具圖案
3d‧‧‧第四下部模具圖案
5‧‧‧下部遮罩層
5a‧‧‧第一下部遮罩圖案
5b‧‧‧第二下部遮罩圖案
5c‧‧‧第三下部遮罩圖案
5d‧‧‧第四下部遮罩圖案
17‧‧‧中間模具層
17a‧‧‧第一中間模具圖案
17b‧‧‧第二中間模具圖案
17c‧‧‧第三中間模具圖案
17d‧‧‧第四中間模具圖案
19‧‧‧中間遮罩層
19a‧‧‧第一中間遮罩圖案
19b‧‧‧第二中間遮罩圖案
19c‧‧‧第三中間遮罩圖案
19d‧‧‧第四中間遮罩圖案
27‧‧‧上部模具層
27a‧‧‧第一上部模具圖案
27b‧‧‧第二上部模具圖案
27c‧‧‧第三上部模具圖案
29‧‧‧上部遮罩層
29a‧‧‧第一上部遮罩圖案
29b‧‧‧第二上部遮罩圖案
29c‧‧‧第三上部遮罩圖案
31b‧‧‧第一蝕刻防止圖案
31c‧‧‧第二蝕刻防止圖案
41‧‧‧第一間隔壁層
41s‧‧‧第一間隔壁
51s‧‧‧第二間隔壁
1300‧‧‧電子裝置
1310‧‧‧控制器
1320‧‧‧輸入/輸出裝置
1330‧‧‧記憶體
1340‧‧‧無線介面
1350‧‧‧匯流排
1400‧‧‧記憶體系統
1410‧‧‧記憶體裝置
1420‧‧‧記憶體控制器
1430‧‧‧主機
A-A’、B-B’、C-C’‧‧‧線
APa‧‧‧第一主動式圖案
APb‧‧‧第二主動式圖案
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
DA1‧‧‧第一群組
DA2‧‧‧第二群組
DA3‧‧‧第三群組
DA4‧‧‧第四群組
DP‧‧‧虛設主動式圖案
GE‧‧‧閘電極
GI‧‧‧閘極絕緣圖案
GP‧‧‧頂覆圖案
KE‧‧‧鍵圖案
L1、L2、L3‧‧‧空間
PP1a、PP1b、PP1c‧‧‧光阻圖案
PP2‧‧‧屏蔽圖案
R1‧‧‧第一區
R2‧‧‧第二區
R3‧‧‧第三區
ST‧‧‧裝置隔離層
W1、W2、W3、W4、W5、W6、W7、W8、W9、W10、W11‧‧‧寬度
藉由結合附圖閱讀以下簡單說明，將更清楚地理解示例性實施例。所述附圖表示本文所闡述的非限制性示例性實施例。
圖1A至圖14A是依操作順序說明一種製造根據本發明概念的某些示例性實施例的半導體裝置的方法的平面圖。
圖1B至圖14B是剖視圖，所述剖視圖中的每一者示出對應於圖1A至圖14A中的一者所示的沿線A-A’、線B-B’及線C-C’截取的垂直剖面。
圖15及圖16是示意性地說明包括根據本發明概念某些示例性實施例的半導體裝置的電子裝置的實例的方塊圖。
應注意，該些圖旨在說明某些示例性實施例中所使用的方法、結構及/或材料的一般特性且旨在補充下文提供的書面說明。然而，該些圖式並非按比例繪製且可並非精確地反映任意給定實施例的精確結構或效能特性，且不應被視為界定或限制示例性實施例所涵蓋的值或特性的範圍。舉例而言，為清楚起見，可減小或誇大分子、層、區、及/或結構性元件的相對厚度及位置。在各 圖式中使用相似的或相同的參考編號是旨在指示相似的或相同的元件或特徵的存在。
現在將參照其中示出示例性實施例的附圖來更充分地闡述本發明概念的示例性實施例。然而，本發明概念的示例性實施例可實施為諸多不同形式，而不應被視為僅限於本文所說明的實施例；更確切而言，提供該些實施例是為了使本揭露內容將透徹及完整，並將向此項技術中具有通常知識者充分傳達示例性實施例的概念。在圖式中，為清晰起見，可誇大層及區的厚度。在圖式中相同的參考編號表示相同的元件，且因此將不再對其予以闡述。
應理解，當稱一個元件「連接(connected)」至或「耦合、(coupled)」至另一元件時，所述元件可直接連接至或直接耦合至所述另一元件，抑或可存在中間元件。相反，當稱一個元件「直接連接(directly connected)」至或「直接耦合(directly coupled)」至另一元件時，則不存在中間元件。通篇中相同的數字指示相同的元件。本文中所用用語「及/或(and/or)」包括相關列出項其中一或多個項的任意及所有組合。其他用於闡述元件或層之間的關係的詞語應以相同的方式進行解釋(例如，「位於...之間(between)」相對於「直接位於...之間(directly between)」、「相鄰(adjacent)」相對於「直接相鄰(directly adjacent)」、「位於...上(on)」相對於 「直接位於...上(directly on)」)。
應理解，儘管本文中可能使用「第一(first)」、「第二(second)」等用語來闡述各種元件、組件、區、層、及/或區段，但該些元件、組件、區、層、及/或區段不應受該些用語限制。該些用語僅用於區分各個元件、組件、區、層、或區段。因此，下文提及的第一元件、組件、區、層、或區段可被稱為第二元件、組件、區、層、或區段，而此並不背離示例性實施例的教示內容。
如圖所示，為便於說明，本文中可使用例如「在...之下(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」等空間相對關係用語來闡述一個元件或特徵與另一元件或特徵、或其他元件或特徵的關係。應理解，除圖中所繪示的定向外，空間相對關係用語亦旨在涵蓋裝置在使用或操作中的不同定向。舉例而言，若圖中所示裝置被翻轉，則被描述為位於其他元件或特徵「下方」或「之下」的元件此時將被定向為位於所述其他元件或特徵「上方」。因此，示例性用語「在...下方」可涵蓋「上方」及「下方」兩種定向。所述裝置可具有其他定向(旋轉90度或在其他定向)且本文中使用的空間相對關係描述詞應相應地進行解釋。
本文中所使用術語僅是為了闡述特定實施例而並非旨在限制示例性實施例。除非上下文清楚地另外指明，否則本文中所使用的單數形式「一(a、an)」及「所述(the)」旨在亦包括複數形式。更應理解，若在本文中使用用語「包括(comprises及/或 comprising)」或「包含(includes及/或including)」，則是表明所陳述特徵、整數、步驟、操作、元件、組件、及/或其群組的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件、及/或其群組的存在或添加。
在本文中可參照剖視圖來闡述本發明概念的示例性實施例，其中剖視圖是示例性實施例的理想化實施例(及中間結構)的示意性說明。因此，可預期存在由例如製造技術及/或容差所造成的與圖示形狀的偏差。因此，本發明概念的示例性實施例不應被視作僅限於本文中所示區的特定形狀，而是欲包括由例如製造所導致的形狀偏差。舉例而言，被示出為矩形的植入區可具有圓形特徵或曲線特徵及/或在其邊緣處具有植入濃度的梯度，而非自植入區至非植入區為二元變化。相同地，藉由植入而形成的隱埋區可在隱埋區與在進行植入時所經過的表面之間的區中造成某些植入。因此，圖中所示的區為示意性的，且其形狀並非旨在說明裝置的區的實際形狀、亦非旨在限制示例性實施例的範圍。
如本發明者所知，根據本文所述各種實施例的裝置及形成所述裝置的方法可實施於例如積體電路等微電子裝置中，其中根據本文所述各種實施例的多個裝置整合於同一微電子裝置中。因此，本文中所示剖視圖可在所述微電子裝置中的兩個無需正交的不同方向上進行複製。因此，用於實施根據本文所述各種實施例的裝置的所述微電子裝置的平面圖可包括基於微電子裝置的功能性而呈陣列及/或二維圖案形式的多個裝置。
根據本文所述各種實施例的所述裝置可根據微電子裝置的功能性而散佈於其他裝置中。此外，根據本文所述各種實施例的微電子裝置可在第三方向上進行複製，所述第三方向可與所述兩個不同的方向正交，以提供三維積體電路。
因此，本文中所示剖視圖支援根據本文所述各種實施例的在平面圖中在兩個不同方向上延伸、及/或在立體圖中在三個不同方向上延伸的多個裝置。舉例而言，當在裝置/結構的剖視圖中說明單個主動區時，所述裝置/結構可包括多個主動區及位於其上的電晶體結構(或視情形而定，為記憶體胞元結構、閘極結構等)，如將在所述裝置/結構的平面圖中所說明。
除非另有定義，否則本文中所用的全部用語(包括技術用語及科學用語)的意義皆與本發明概念的示例性實施例所屬技術領域中具有通常知識者所通常理解的意義相同。更應理解，用語(例如在常用字典中所定義的用語)應被解釋為具有與其在相關技術的上下文中的意義一致的意義，且除非在本文中明確如此定義，否則不應將其解釋為具有理想化或過於正式的意義。
儘管可能未示出某些剖視圖的對應平面圖及/或立體圖，然而本文中所示裝置結構的剖視圖支援在平面圖中將被示出為沿兩個不同的方向延伸、及/或將在立體圖中將被示出為在三個不同的方向上延伸的多個裝置結構。所述兩個不同的方向可相互正交或可不相互正交。所述三個不同的方向可包括可與所述兩個不同的方向正交的第三方向。所述多個裝置結構可整合於同一電子裝 置中。舉例而言，當在剖視圖中說明裝置結構(例如，記憶體胞元結構或電晶體結構)時，電子裝置可包括多個裝置結構(例如，記憶體胞元結構或電晶體結構)，如電子裝置的平面圖所將說明。所述多個裝置可排列成陣列及/或二維圖案。
圖1A至圖14A是依步驟順序說明一種製造根據本發明概念示例性實施例的半導體裝置的方法的平面圖。圖1B至圖14B是剖視圖，所述剖視圖中的每一者示出對應於圖1A至圖14A中的一者所示的沿線A-A’、線B-B’及線C-C’截取的垂直剖面。
參照圖1A及圖1B，可在基板1上依序形成下部模具層3、下部遮罩層5、中間模具層17、中間遮罩層19、上部模具層27、及上部遮罩層29。
基板1可包括第一區R1、第二區R2、及第三區R3。在示例性實施例中，第一區R1可為邏輯胞元的一部分，第二區R2可為靜態隨機存取記憶體(SRAM)區的一部分，且第三區R3可為切割道(scribe lane)的一部分。基板1可為單晶矽晶圓或絕緣體上覆矽(silicon-on-insulator，SOI)晶圓。作為實例，下部模具層3可由氧化矽層、氮氧化矽層、及/或氮化矽層中的至少一者形成，或包括氧化矽層、氮氧化矽層、及/或氮化矽層中的至少一者。儘管未示出，然而焊墊氧化物層可夾置於基板1與下部模具層3之間。下部遮罩層5可由多晶矽(poly-silicon)層形成。中間模具層17可由旋塗硬遮罩(Spin on hardmask，SOH)層或旋塗碳(Spin-on Carbon，SOC)層形成，且上部模具層27可由多晶矽層 形成。中間遮罩層19及上部遮罩層29可由相同的材料(例如，氮氧化矽層或氮化矽層)形成。
光阻圖案(photoresist pattern)PP1a至光阻圖案PP1c可形成於上部遮罩層29上。光阻圖案PP1a至光阻圖案PP1c可包括位於第一區R1上的第一光阻圖案PP1a、位於第二區R2上的第二光阻圖案PP1b、及位於第三區R3上的第三光阻圖案PP1c。第一光阻圖案PP1a至第三光阻圖案PP1c中的每一者可具有在平行於基板1的頂面的第一方向D1上延伸的線形形狀。第一光阻圖案PP1a可用於界定下文欲闡述的第一主動式圖案APa的輪廓，第二光阻圖案PP1b可用於界定下文欲闡述的第二主動式圖案APb的輪廓，且第三光阻圖案PP1c可用於界定下文欲闡述的鍵圖案KE的輪廓。具體而言，第二光阻圖案PP1b可用於界定第二主動式圖案APb之間的空間。
重新參照圖1B，第一光阻圖案PP1a中的每一者可具有第一寬度W1，且第二光阻圖案PP1b中的每一者可具有第二寬度W2，且第三光阻圖案PP1c可具有第三寬度W3。在某些示例性實施例中，第一寬度W1至第三寬度W3可彼此不同，且舉例而言，第一寬度W1可大於第二寬度W2且可小於第三寬度W3。
參照圖2A及圖2B，可使用第一光阻圖案PP1a至第三光阻圖案PP1c作為蝕刻遮罩來蝕刻上部遮罩層29，以分別形成第一上部遮罩圖案29a至第三上部遮罩圖案29c。第一上部遮罩圖案29a至第三上部遮罩圖案29c的形狀可為自第一光阻圖案PP1a至 第三光阻圖案PP1c的形狀轉變而來，且因此，當在平面圖中觀察時，第一上部遮罩圖案29a至第三上部遮罩圖案29c可具有與第一光阻圖案PP1a至第三光阻圖案PP1c的形狀實質上相同的形狀。
接下來，可使用第一上部遮罩圖案29a至第三上部遮罩圖案29c作為蝕刻遮罩來蝕刻上部模具層27，以分別形成第一上部模具圖案27a至第三上部模具圖案27c。當在平面圖中觀察時，第一上部模具圖案27a至第三上部模具圖案27c可具有與第一上部遮罩圖案29a至第三上部遮罩圖案29c的形狀實質上等同或對應的形狀。中間遮罩層19的頂面可部分地暴露於第一上部模具圖案27a至第三上部模具圖案27c之間。
當形成第一上部模具圖案27a至第三上部模具圖案27c時，可移除第一光阻圖案PP1a至第三光阻圖案PP1c以暴露出第一上部遮罩圖案29a至第三上部遮罩圖案29c的頂面。在某些實施例中，第一光阻圖案PP1a至第三光阻圖案PP1c可在蝕刻第一上部模具圖案27a至第三上部模具圖案27c之前被移除。在形成第一上部模具圖案27a至第三上部模具圖案27c期間，第一上部遮罩圖案29a至第三上部遮罩圖案29c可被部分地蝕刻。
參照圖3A及圖3B，可形成第一蝕刻防止圖案31b及第二蝕刻防止圖案31c以覆蓋第二上部模具圖案27b及第三上部模具圖案27c。第一蝕刻防止圖案31b可被形成為完全地覆蓋第二上部模具圖案27b及位於第二上部模具圖案27b上的第二上部遮罩圖案29b。第二蝕刻防止圖案31c可被形成為完全地覆蓋第三上部 模具圖案27c及位於第三上部模具圖案27c上的第三上部遮罩圖案29c。
所述形成第一蝕刻防止圖案31b及第二蝕刻防止圖案31c可包括：在基板1的整個頂面上形成蝕刻防止層；以及對所述蝕刻防止層進行圖案化，以形成第一蝕刻防止圖案31b及第二蝕刻防止圖案31c。此處，可執行圖案化製程以自第一區R1移除所述蝕刻防止層。第一蝕刻防止圖案31b及第二蝕刻防止圖案31c可由例如旋塗硬遮罩層形成。
參照圖4A及圖4B，可執行形成第一間隔壁的製程。所述形成所述第一間隔壁的製程可包括：形成第一間隔壁層41；蝕刻第一間隔壁層41以形成下文欲闡述的第一間隔壁41s。
舉例而言，第一間隔壁層41可共形地形成於基板1的整個頂面上。第一間隔壁層41可由相對於中間遮罩層19、上部模具層27、上部遮罩層29、以及第一蝕刻防止圖案31b及第二蝕刻防止圖案31c中的所有者而具有蝕刻選擇性的材料形成，且舉例而言，第一間隔壁層41可為藉由原子層沈積(ALD)製程而形成的氧化矽層。第一間隔壁層41可被形成為具有與下文欲闡述的第一間隔壁41s的最大寬度W4實質上相同的厚度。
參照圖5A及圖5B，可各向異性地蝕刻第一間隔壁層41，以形成覆蓋第一上部模具圖案27a的側壁以及第一蝕刻防止圖案31b的側壁及第二蝕刻防止圖案31c的側壁的第一間隔壁41s。舉例而言，可執行所述各向異性蝕刻製程以暴露出第一上部遮罩圖 案29a的頂面以及第一蝕刻防止圖案31b的頂面及第二蝕刻防止圖案31c的頂面。第一區R1至第三區R3上的所有第一間隔壁41s可具有實質上相同的最大寬度W4。此處，第一間隔壁41s可用於界定下文欲闡述的第一主動式圖案APa之間的空間。
此後，可選擇性地移除第一上部遮罩圖案29a，以暴露出第一上部模具圖案27a的頂面。此處，即使在移除第一上部遮罩圖案29a之後，第一蝕刻防止圖案31b及第二蝕刻防止圖案31c仍可存留，乃因第一蝕刻防止圖案31b及第二蝕刻防止圖案31c被形成為相對於第一上部遮罩圖案29a具有蝕刻選擇性。
參照圖6A及圖6B，可選擇性地移除第一上部模具圖案27a。此處，即使在移除第一上部模具圖案27a之後，第一蝕刻防止圖案31b及第二蝕刻防止圖案31c仍可存留，乃因第一蝕刻防止圖案31b及第二蝕刻防止圖案31c被形成為相對於第一上部模具圖案27a具有蝕刻選擇性。
此後，可選擇性地移除第一蝕刻防止圖案31b及第二蝕刻防止圖案31c。在第一蝕刻防止圖案31b及第二蝕刻防止圖案31c是由旋塗硬遮罩層形成的情形中，所述選擇性地移除第一蝕刻防止圖案31b及第二蝕刻防止圖案31c可藉由使用氧氣的灰化(ashing)製程而執行。作為移除第一蝕刻防止圖案31b及第二蝕刻防止圖案31c的結果，第二上部遮罩圖案29b及第三上部遮罩圖案29c以及第二上部模具圖案27b及第三上部模具圖案27c可被暴露出。總而言之，使用第一蝕刻防止圖案31b及第二蝕刻防 止圖案31c使得在第一區上僅形成第一間隔壁41s以及使得第一間隔壁41s以及第二上部模具圖案27b及第三上部模具圖案27c分別存留於第二區及第三區上成為可能。
參照圖7A及圖7B，可執行第一蝕刻製程。所述第一蝕刻製程可包括形成第一中間模具圖案17a至第四中間模具圖案17d。
舉例而言，可使用第一間隔壁41s以及第二上部模具圖案27b及第三上部模具圖案27c作為蝕刻遮罩來蝕刻中間遮罩層19，以分別形成第一中間遮罩圖案19a至第四中間遮罩圖案19d。當在平面圖中觀察時，第一中間遮罩圖案19a可具有與第一區R1上的第一間隔壁41s的形狀實質上等同或對應的形狀，且第四中間遮罩圖案19d可具有與第二區R2及第三區R3上的第一間隔壁41s的形狀實質上等同或對應的形狀。此外，第二中間遮罩圖案19b及第三中間遮罩圖案19c可具有與第二上部模具圖案27b的形狀及第三上部模具圖案27c的形狀實質上等同或對應的形狀。
此後，可使用第一中間遮罩圖案19a至第四中間遮罩圖案19d作為蝕刻遮罩來蝕刻中間模具層17，以分別形成第一中間模具圖案17a至第四中間模具圖案17d。當在平面圖中觀察時，第一中間模具圖案17a至第四中間模具圖案17d可具有與第一中間遮罩圖案19a至第四中間遮罩圖案19d的形狀實質上等同或對應的形狀。第一中間模具圖案17a至第四中間模具圖案17d可被形成為部分地暴露出位於第一中間模具圖案17a至第四中間模具圖 案17d之間的下部遮罩層5的頂面。
重新參照圖7B，第一中間模具圖案17a中的每一者可被形成為具有與第一間隔壁41s的最大寬度W4實質上等同的寬度W5。第二中間模具圖案17b中的每一者可被形成為具有與第二光阻圖案PP1b的第二寬度W2實質上等同的寬度W6。第三中間模具圖案17c可被形成為具有與第三光阻圖案PP1c的第三寬度W3實質上等同的寬度W7。第四中間模具圖案17d中的每一者可被形成為具有與第一中間模具圖案17a的第五寬度W5實質上等同的寬度W8。
參照圖8A及圖8B，可選擇性地移除第一中間遮罩圖案19a、第二中間遮罩圖案19b、及第四中間遮罩圖案19d，以暴露出第一中間模具圖案17a的頂面、第二中間模具圖案17b的頂面、及第四中間模具圖案17d的頂面。藉由在此移除製程中控制蝕刻條件(例如，蝕刻速率)，可防止第三中間遮罩圖案19c被完全地移除；即，第三中間遮罩圖案19c可存留於第三中間模具圖案17c上。詳言之，重新參照圖7A及圖7B，第三中間遮罩圖案19c可被形成為較第一中間遮罩圖案19a、第二中間遮罩圖案19b、及第四中間遮罩圖案19d厚，乃因第三中間遮罩圖案19c被形成為具有較第一中間遮罩圖案19a的寬度、第二中間遮罩圖案19b的寬度、及第四中間遮罩圖案19d的寬度大的寬度。此乃因中間遮罩圖案19的蝕刻速率可取決於圖案寬度。
參照圖9A及圖9B，可執行形成第二間隔壁的製程。所 述形成第二間隔壁的製程可包括以下步驟：形成第二間隔壁層(圖中未示出)；以及蝕刻所述第二間隔壁層，以形成第二間隔壁51s。
詳言之，所述第二間隔壁層可共形地形成於基板1的整個頂面上。作為實例，所述第二間隔壁層可由相對於中間模具層17、中間遮罩層19、及下部遮罩層5中的所有者而具有蝕刻選擇性的材料形成，且舉例而言，所述第二間隔壁層可為由原子層沈積製程形成的氧化矽層。
此後，可各向異性地蝕刻所述第二間隔壁層以形成覆蓋第一中間模具圖案17a至第四中間模具圖案17d的側壁的第二間隔壁51s。第二間隔壁51s中的每一者可被形成為具有與下文欲闡述的第一主動式圖案APa的寬度及第二主動式圖案APb的寬度實質上等同的最大寬度W9。第二間隔壁51s的最大寬度W9可實質上相同，無論第一區R1至第三區R3的位置如何。
參照圖10A及圖10B，可移除第一中間模具圖案17a、第二中間模具圖案17b、及第四中間模具圖案17d。舉例而言，第一中間模具圖案17a、第二中間模具圖案17b、及第四中間模具圖案17d可被選擇性地移除，以暴露出第二間隔壁51s以及下部遮罩層5的頂面。在中間模具層17是由旋塗硬遮罩層形成的情形中，所述選擇性地移除第一中間模具圖案17a、第二中間模具圖案17b、及第四中間模具圖案17d可藉由使用氧氣的灰化製程執行。此處，第三中間遮罩圖案19c可防止第三中間模具圖案17c被蝕刻。
參照圖11A及圖11B，可進行第二蝕刻製程。在示例性 實施例中，所述第二蝕刻製程可包括形成第一下部模具圖案3a至第四下部模具圖案3d。
詳言之，可使用第二間隔壁51s作為蝕刻遮罩來蝕刻下部遮罩層5，以形成第一下部遮罩圖案5a、第二下部遮罩圖案5b、及第四下部遮罩圖案5d。此處，可使用存留的第三中間模具圖案17c及位於第三中間模具圖案17c兩個側壁上的第二間隔壁51s作為蝕刻遮罩來蝕刻下部遮罩層5，以形成第三下部遮罩圖案5c。當在平面圖中觀察時，第一下部遮罩圖案5a可具有與第一區R1上第二間隔壁51s的形狀實質上等同或對應的形狀，且第二下部遮罩圖案5b可具有與覆蓋第二中間模具圖案17b的兩個側壁的第二間隔壁51s的形狀實質上等同或對應的形狀，且第三下部遮罩圖案5c可具有與第三中間模具圖案17c的形狀及位於第三中間模具圖案17c的兩個側壁上的第二間隔壁51s的形狀實質上等同或對應的形狀，且第四下部遮罩圖案5d可具有與覆蓋第四中間模具圖案17d的兩個側壁的第二間隔壁51s的形狀實質上等同或對應的形狀。
此後，可使用第一下部遮罩圖案5a至第四下部遮罩圖案5d作為蝕刻遮罩來蝕刻下部模具層3，以分別形成第一下部模具圖案3a至第四下部模具圖案3d。當在平面圖中觀察時，第一下部模具圖案3a至第四下部模具圖案3d可具有與第一下部遮罩圖案5a至第四下部遮罩圖案5d的形狀實質上等同或對應的形狀。第一下部模具圖案3a至第四下部模具圖案3d可被形成為部分地暴露 出基板1的位於第一下部模具圖案3a至第四下部模具圖案3d之間的頂面。
重新參照圖11A，當在平面圖中觀察時，第一下部遮罩圖案5a、第二下部遮罩圖案5b、及第四下部遮罩圖案5d中的每一者以及第一下部模具圖案3a、第二下部模具圖案3b、及第四下部模具圖案3d中的每一者可具有封閉曲線形狀。
參照圖12A及圖12B，當在平面圖中觀察時，可形成屏蔽圖案(shielding pattern)PP2，以覆蓋第一下部遮罩圖案5a至第四下部遮罩圖案5d的部分以及第一下部模具圖案3a至第四下部模具圖案3d的部分。屏蔽圖案PP2可被形成為平行於第二方向D2延伸且跨越第一區R1至第三區R3。此外，當在平面圖中觀察時，屏蔽圖案PP2可被形成為暴露出第一下部遮罩圖案5a至第四下部遮罩圖案5d的以及第一下部模具圖案3a至第四下部模具圖案3d的兩個端部部分(即，其他部分)。換言之，第一下部遮罩圖案5a至第四下部遮罩圖案5d以及第一下部模具圖案3a至第四下部模具圖案3d可包括在平面圖中與屏蔽圖案PP2交疊的部分，且所述部分中的每一者具有平行於第一方向D1延伸的線形形狀。在某些示例性實施例中，屏蔽圖案PP2可為光阻圖案。
參照圖13A及圖13B，可執行使用屏蔽圖案PP2作為蝕刻遮罩的蝕刻製程，以移除被屏蔽圖案PP2暴露出的第一下部遮罩圖案5a至第四下部遮罩圖案5d的端部部分以及第一下部模具圖案3a至第四下部模具圖案3d的端部部分。藉此，基板1的頂 面可被屏蔽圖案PP2暴露出。
此後，可選擇性地移除屏蔽圖案PP2。可使用第一下部模具圖案3a至第四下部模具圖案3d的存留部分作為蝕刻遮罩來蝕刻基板1的上部部分，且因此第一主動式圖案APa及第二主動式圖案APb、虛設主動式圖案DP、及鍵圖案KE可形成於基板1的所述上部部分中。當在平面圖中觀察時，第一主動式圖案APa可具有與第一下部模具圖案3a的形狀實質上等同或對應的形狀，第二主動式圖案APb可具有與第二下部模具圖案3b的形狀實質上等同或對應的形狀，虛設主動式圖案DP可具有與第四下部模具圖案3d的形狀實質上等同或對應的形狀，且鍵圖案KE可具有與第三下部模具圖案3c的形狀實質上等同或對應的形狀。
第一主動式圖案APa及第二主動式圖案APb、虛設主動式圖案DP、及鍵圖案KE可為平行於第一方向D1延伸的線形結構。第一主動式圖案APa及第二主動式圖案APb、虛設主動式圖案DP、及鍵圖案KE可在第二方向D2上彼此間隔開。兩對虛設主動式圖案DP可形成於第二區R2上。所述兩對虛設主動式圖案DP中的一者可構成第一群組DA1，且另一者可構成第二群組DA2。此處，第二主動式圖案APb可形成於第一群組DA1與第二群組DA2之間。此外，兩對虛設主動式圖案DP可形成於第三區R3上。所述兩對虛設主動式圖案DP中的一對可構成第三群組DA3，且另一對可構成第四群組DA4。此處，鍵圖案KE可形成於第三群組DA3與第四群組DA4之間。
接下來，可形成裝置隔離層ST，以填充形成於第一主動式圖案APa及第二主動式圖案APb、虛設主動式圖案DP、以及鍵圖案KE之間的溝槽。在某些示例性實施例中，所述形成裝置隔離層ST可包括：在基板1上形成氧化物層，以覆蓋第一主動式圖案APa及第二主動式圖案APb、虛設主動式圖案DP、及鍵圖案KE；以及接著在所述氧化物層上執行回蝕(etch-back)製程。所述回蝕製程可被執行以使裝置隔離層ST的頂面較第一主動式圖案APa頂面及第二主動式圖案APb的頂面、虛設主動式圖案DP的頂面、及鍵圖案KE的頂面低。
重新參照圖13B，第一主動式圖案APa及第二主動式圖案APb與虛設主動式圖案DP可具有實質上相同的寬度W10。第一主動式圖案APa及第二主動式圖案APb以及虛設主動式圖案DP的寬度W10可實質上相同於或對應於第二間隔壁51s的最大寬度W9。鍵圖案KE的寬度W11可大於寬度W10。鍵圖案KE的寬度W11可相同或對應於第三下部模具圖案3c的寬度和一對第二間隔壁51s的最大寬度W9之和。
每一對第一主動式圖案APa之間的空間L1可小於每一對第二主動式圖案APb之間的空間L2。每一對第一主動式圖案APa之間的空間L1可實質上等同於每一對虛設主動式圖案DP之間的空間L3。每一對第二主動式圖案APb之間的空間L2可相同於或對應於第二光阻圖案PP1b的寬度W2。每一對第一主動式圖案APa之間的空間L1以及每一對虛設主動式圖案DP之間的空間L3可 相同於或對應於第一間隔壁41s的最大寬度W4。
圖14A是說明根據本發明概念的示例性實施例的半導體裝置的平面圖。圖14B是說明沿圖14A所示的線A-A’、線B-B’、及線C-C’截取的垂直剖面的剖視圖。參照圖14A及圖14B，閘電極GE可形成於基板1上，以與第一主動式圖案APa及第二主動式圖案APb以及虛設主動式圖案DP交叉、或平行於第二方向D2延伸。閘電極GE可在第一方向D1上彼此間隔開。在某些示例性實施例中，閘電極GE可選擇性地或局部地形成於第一區R1及第二區R2上。
閘極絕緣圖案GI可分別形成於閘電極GE與第一主動式圖案APa及第二主動式圖案APb之間以及閘電極GE與虛設主動式圖案DP之間。頂覆(capping)圖案GP可分別形成於閘電極GE上。形成閘電極GE、閘極絕緣圖案GI、及頂覆圖案GP可包括：在基板1上形成閘極絕緣層、閘極層、及頂覆層；以及接著在所述閘極絕緣層、所述閘極層、及所述頂覆層上執行圖案化製程。所述閘極絕緣層可包括氧化矽層、氮氧化矽層、及/或介電常數較氧化矽層的介電常數高的高介電常數介電層中的至少一者。所述閘極層可包括經摻雜的半導體、金屬、或導電性金屬氮化物中的至少一者。所述頂覆層可包括氧化矽層、氮化矽層、及/或氮氧化矽層中的至少一者。所述閘極絕緣層、所述閘極層、及所述頂覆層可藉由使用化學氣相沈積(chemical vapor deposition，CVD)方法及/或濺鍍(sputtering)方法而形成。此外，儘管未示出，然 而閘極間隔壁(圖中未示出)可形成於閘電極GE中的每一者的兩側上。舉例而言，在某些實施例中，可藉由形成間隔壁層以覆蓋閘電極GE以及接著各向異性地蝕刻所述間隔壁層而形成所述閘極間隔壁。所述間隔壁層可包括氧化矽層、氮化矽層、及/或氮氧化矽層中的至少一者。
此後，儘管未示出，然而可對具有閘電極GE的所得結構執行離子植入製程，以形成源極/汲極區(圖中未示出)。所述源極/汲極區可形成於第一主動式圖案APa的及第二主動式圖案APb的位於每一閘電極GE兩側上的部分中。接下來，可在基板1上形成層間絕緣層(圖中未示出)，以覆蓋閘電極GE。源極/汲極觸點(圖中未示出)可被形成為穿透所述層間絕緣層且可分別連接至所述源極/汲極區。此外，閘極觸點(圖中未示出)可經由所述層間絕緣層而連接至閘電極GE。
在某些示例性實施例中，鍵圖案KE可在形成所述閘電極GE、所述源極/汲極觸點、及所述閘極觸點的製程中使用。舉例而言，在所述製程期間，可監測或量測鍵圖案KE的位置，以將所述閘電極GE、所述源極/汲極觸點、及所述閘極觸點形成於其所期望的位置。根據本實施例，鍵圖案KE可具有較第一主動式圖案APa及第二主動式圖案APb的寬度以及虛設主動式圖案DP的寬度大的寬度(即，寬度W11)，儘管鍵圖案KE可沿第一主動式圖案APa及第二主動式圖案APb以及虛設主動式圖案DP而形成。藉此，可防止鍵圖案KE傾斜並因此防止鍵圖案KE被誤讀。
此外，根據本發明概念的某些示例性實施例，第一主動式圖案APa與第二主動式圖案APb可被形成為具有彼此不同的空間(例如，L1與L2)，儘管第一主動式圖案APa與第二主動式圖案APb是同時形成。詳言之，第一主動式圖案APa可藉由使用第一間隔壁41s及第二間隔壁51s的四重圖案化技術(QPT)製程而形成。此使得自一個第一上部模具圖案形成四個第一主動式圖案APa成為可能。相比而言，第二主動式圖案APb可藉由使用第二間隔壁51s的雙重圖案化技術(DPT)製程而形成。此使得自一個第二上部模具圖案形成兩個第二主動式圖案APb成為可能。此差異可由存在防止所述第二上部模具圖案被蝕刻的第一蝕刻防止圖案31b而造成。
根據本文中某些實施例，所述使用所述四重圖案化技術製程可使得在第一區R1上形成具有精細節距(pitch)的第一主動式圖案APa成為可能。作為實例，第一主動式圖案APa可適合於對更高積體密度的需求增加的邏輯胞元。與此同時，使用所述雙重圖案化技術製程可使得在第二區R2上形成節距較第一主動式圖案APa的節距大的第二主動式圖案APb成為可能。此外，藉由使用所述雙重圖案化技術製程，第二主動式圖案APb之間的空間L2可藉由改變所述第二上部模具圖案的寬度而輕易地改變。第二主動式圖案APb可為相較邏輯胞元而言具有相對低積體密度的靜態隨機存取記憶體區。
繼續參照圖14A及圖14B，可設置具有第一區R1至第三 區R3的基板1。在某些示例性實施例中，第一區R1可為邏輯胞元的一部分，第二區R2可為靜態隨機存取記憶體區的一部分，且第三區R3可為切割道的一部分。基板1可為單晶矽晶圓或絕緣體上覆矽(SOI)晶圓。
可在基板1上設置裝置隔離層ST，以界定第一主動式圖案APa及第二主動式圖案APb、虛設主動式圖案DP、及鍵圖案KE。舉例而言，第一主動式圖案APa及第二主動式圖案APb、虛設主動式圖案DP、以及鍵圖案KE中的每一者可具有平行於與基板1的頂面平行的第一方向D1延伸的線形形狀。裝置隔離層ST可被設置成填充第一主動式圖案APa及第二主動式圖案APb、虛設主動式圖案DP、以及鍵圖案KE之間的溝槽並平行於第一方向D1延伸。第一主動式圖案APa及第二主動式圖案APb、虛設主動式圖案DP、以及鍵圖案KE可為基板1的部分。裝置隔離層ST可包括例如氧化矽層。此外，裝置隔離層ST可為單個絕緣層的部分；即，裝置隔離層ST可實質上連接至彼此。
閘電極GE可設置於第一區R1及第二區R2上，以與第一主動式圖案APa及第二主動式圖案APb以及虛設主動式圖案DP交叉、並平行於與第一方向D1交叉的第二方向D2延伸。閘電極GE可在第一方向D1上彼此間隔開。
閘極絕緣圖案GI可分別設置於閘電極GE下方，且頂覆圖案GP可分別設置於閘電極GE上。儘管未示出，然而閘極間隔壁(圖中未示出)可設置於每一閘電極GE的兩側上。閘電極GE 可包含經摻雜半導體、金屬、及/或導電性金屬氮化物中的至少一者。閘極絕緣圖案GI可包括氧化矽層、氮氧化矽層、及/或介電常數較氧化矽層的介電常數高的高介電常數介電層中的至少一者。頂覆圖案GP及閘極間隔壁中的每一者可包括氧化矽層、氮化矽層、及/或氮氧化矽層中的至少一者。
儘管未示出，然而源極/汲極區(圖中未示出)可設置於第一主動式圖案APa的及第二主動式圖案APb的位於每一閘電極GE的兩側上的部分中。此外，源極/汲極觸點可分別連接至源極/汲極區，且閘極觸點(圖中未示出)可分別連接至閘電極GE。
第一主動式圖案APa及第二主動式圖案APb、虛設主動式圖案DP、及鍵圖案KE將在下文中更詳細闡述。
在某些示例性實施例中，第一主動式圖案APa及第二主動式圖案APb可分別設置於第一區R1及第二區R2上。第一主動式圖案APa可充當構成邏輯胞元的電晶體的源極/汲極及通道區。第二主動式圖案APb可充當構成靜態隨機存取記憶體胞元的電晶體的源極/汲極及通道區。在某些情形中，虛設主動式圖案DP可設置於第二區R2及第三區R3中的至少一者上，但虛設主動式圖案DP可不充當電晶體的通道區。鍵圖案KE可設置於第三區R3上。在某些示例性實施例中，鍵圖案KE可為設置於切割道上的上覆鍵。
詳言之，兩對虛設主動式圖案DP可設置於第二區R2上。所述兩對虛設主動式圖案DP中的一者可構成第一群組DA1， 且另一者可構成第二群組DA2。此處，第二主動式圖案APb可設置於第一群組DA1與第二群組DA2之間。此外，兩對虛設主動式圖案DP可形成於第三區R3上。所述兩對虛設主動式圖案DP中的一者可構成第三群組DA3，且另一者可構成第四群組DA4。此處，鍵圖案KE可設置於第三群組DA3與第四群組DA4之間。
重新參照圖13B，第一主動式圖案APa及第二主動式圖案APb與虛設主動式圖案DP可具有實質上相同的寬度W10。鍵圖案KE的寬度W11可大於寬度W10。如上所述，使用寬的鍵圖案KE使得防止鍵圖案KE傾斜且因此防止鍵圖案KE被誤讀成為可能。
每一對第一主動式圖案APa之間的空間L1可小於每一對第二主動式圖案APb之間的空間L2。換言之，第一區R1的第一主動式圖案APa的積體密度可不同於第二區R2的第二主動式圖案APb的積體密度。與此同時，每一對第一主動式圖案APa之間的空間L1可實質上相同於每一對虛設主動式圖案DP之間的空間L3。
圖15及圖16是示意性地說明包括根據本發明概念某些示例性實施例的半導體裝置的電子裝置的實例的方塊圖。
參照圖15，包括根據本發明概念某些示例性實施例的半導體裝置的電子裝置1300可為個人數位助理(personal digital assistant，PDA)、膝上型電腦、行動電腦、網路平板(web tablet)、無線電話、蜂巢式電話、數位音樂播放機、有線或無線電子裝置、 及/或包括該些功能性的組合的複雜電子裝置中的一者。電子裝置1300可包括經由匯流排1350而連接/耦合至彼此的控制器1310、輸入/輸出裝置1320(例如小鍵盤、鍵盤、顯示器等)、記憶體1330、及/或無線介面1340。控制器1310可包括例如至少一個微處理器、數位訊號處理器、微控制器等。記憶體1330可用以儲存欲由控制器1310使用的命令碼、及/或用以儲存使用者的資料。記憶體1330可包括根據本文所述本發明概念某些示例性實施例的半導體裝置。電子裝置1300可包括無線介面1340，無線介面1340用以使用射頻(radio frequency，RF)訊號將資料傳送至無線通訊網路、及/或自所述無線通訊網路接收資料。舉例而言，無線介面1340可包括例如天線、無線收發機等。電子裝置1300可用於根據例如以下標準的通訊系統的通訊介面協定中：分碼多重接取(CDMA)、全球行動通訊系統(GSM)、北美數位蜂窩系統(NADC)、擴展型分時多重接取(E-TDMA)、寬頻分碼多重接取(WCDMA)、分碼多重接取2000(CDMA2000)、無線保真(Wi-Fi)、地方無線保真(Muni Wi-Fi)、藍芽、數位增強無線電訊(DECT)、無線通用序列匯流排(Wireless USB)、快閃正交分頻多工(Flash-OFDM)、IEEE 802.20、通用封包無線電服務(GPRS)、iBurst、WiBro、WiMAX、WiMAX升級版(WiMAX-Advanced)、UMTS-TDD、HSPA、EVDO、LTE升級版(LTE-Advanced)、及/或MMDS等。
參照圖16，將闡述包括根據本發明概念某些示例性實施 例的半導體裝置的記憶體系統1400。記憶體系統1400可包括用於儲存相對大量的資料的記憶體裝置1410以及記憶體控制器1420。記憶體控制器1420控制記憶體裝置1410以因應於主機1430的讀取/寫入請求而讀取儲存於記憶體裝置1410中的資料及/或向記憶體裝置1410中寫入資料。記憶體控制器1420可包括用於將自主機1430(例如，行動裝置或電腦系統)提供的位址映射成記憶體裝置1410的實體位址的位址映射表。記憶體裝置1410可包括根據本發明概念某些示例性實施例的半導體裝置。
以上所揭露的半導體裝置可使用各種不同的封裝技術進行囊封。舉例而言，根據上述實施例的半導體裝置可使用以下技術中的任意一者進行囊封：堆疊式封裝(package on package，POP)技術、球柵陣列(ball grid array，BGA)技術、晶片規模封裝(chip scale package，CSP)技術、帶引線塑膠晶片載體(plastic leaded chip carrier，PLCC)技術、塑膠雙直插封裝(plastic dual in-line package，PDIP)技術、疊片內晶粒封裝(die in waffle pack)技術、晶圓內晶粒形式(die in wafer form)技術、板載晶片封裝(chip on board，COB)技術、陶瓷雙直插封裝(ceramic dual in-line package，CERDIP)技術、塑膠方形扁平封裝(plastic quad flat package，PQFP)技術、薄型方形扁平封裝(thin quad flat package，TQFP)技術、小外廓封裝(small outline package，SOIC)技術、縮型小外廓封裝(shrink small outline package，SSOP)技術、薄型小外廓封裝(thin small outline package，TSOP)技術、系統級 封裝(system in package，SIP)技術、多晶片封裝(multi-chip package，MCP)技術、晶圓級製造封裝(wafer-level fabricated package，WFP)技術、及/或晶圓級加工堆疊封裝(wafer-level processed stack package，WSP)技術。
根據本發明概念的某些示例性實施例，可在半導體裝置的基板的不同區上同時形成具有不同空間的主動式圖案。此使得簡化製造製程及有效率地利用所述半導體裝置中的每一個區成為可能。
儘管已具體示出並闡述了本發明概念的示例性實施例，然而此項技術中具有通常知識者應理解，可對其作出形式及細節上的變化，而此並不背離隨附申請專利範圍的精神及範圍。

Claims (20)

  1. 一種製造半導體裝置的方法，包括：在具有第一區及第二區的基板上依序形成下部模具層及中間模具層；在所述中間模具層上形成第一上部模具圖案及第一間隔壁，所述第一上部模具圖案及所述第一間隔壁是使用不同但局部交疊的製程而分別形成於所述第一區及所述第二區上；使用所述第一上部模具圖案及所述第一間隔壁作為蝕刻遮罩來蝕刻所述中間模具層，以分別形成第一中間模具圖案及第二中間模具圖案；在所述第一中間模具圖案及所述第二中間模具圖案的側壁上形成第二間隔壁；使用所述第二間隔壁作為蝕刻遮罩來蝕刻所述下部模具層，以形成下部模具圖案；以及使用所述下部模具圖案作為蝕刻遮罩來蝕刻所述基板的上部部分，以形成主動式圖案。
  2. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述形成所述第一上部模具圖案及所述第一間隔壁包括：在所述中間模具層上形成第一上部模具圖案及第二上部模具圖案，以使所述第一上部模具圖案及所述第二上部模具圖案分別安置於所述第一區及所述第二區上；在所述第一上部模具圖案中的至少一者上形成蝕刻防止圖案；在所述蝕刻防止圖案的側壁及所述第二上部模具圖案的側壁上形成所述第一間隔壁；以及移除所述蝕刻防止圖案及所述第二上部模具圖案，其中所述第一上部模具圖案中的所述至少一者在所述移除所述蝕刻防止圖案及所述第二上部模具圖案後存留。
  3. 如申請專利範圍第2項所述的製造半導體裝置的方法，其中所述蝕刻防止圖案是由相對於所述第二上部模具圖案具有蝕刻選擇性的材料形成，其中所述形成所述第一間隔壁包括：在所述蝕刻防止圖案及所述第二上部模具圖案上形成第一間隔壁層；以及各向異性地蝕刻所述第一間隔壁層，以暴露出所述蝕刻防止圖案的頂面及所述第二上部模具圖案的頂面，且其中所述移除所述蝕刻防止圖案及所述第二上部模具圖案包括：在使用所述蝕刻防止圖案來防止所述第一上部模具圖案受到蝕刻的同時，選擇性地移除具有所述被暴露的頂面的所述第二上部模具圖案；以及在所述移除所述第二上部模具圖案後，選擇性地移除所述蝕刻防止圖案。
  4. 如申請專利範圍第2項所述的製造半導體裝置的方法，其中所述形成所述第二中間模具圖案包括：使用位於所述蝕刻防止圖案的兩個側壁上的所述第一間隔壁作為蝕刻遮罩來蝕刻所述中間模具層，以在所述第一區上形成第二中間模具圖案，其中所述第二間隔壁中的某些在位於所述第一區上的所述第二中間模具圖案的側壁上，且其中所述主動式圖案包括虛設主動式圖案，所述虛設主動式圖案是使用在位於所述第一區上的所述第二中間模具圖案的側壁上的所述第二間隔壁形成。
  5. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述形成所述下部模具圖案包括：移除所述第一中間模具圖案及所述第二中間模具圖案；使用所述第一區上的所述第二間隔壁作為蝕刻遮罩來蝕刻所述下部模具層，以形成第一下部模具圖案；以及使用所述第二區上的所述第二間隔壁作為蝕刻遮罩來蝕刻所述下部模具層，以形成第二下部模具圖案，其中所述形成所述主動式圖案包括：使用所述第一下部模具圖案及所述第二下部模具圖案作為蝕刻遮罩來蝕刻所述基板的所述上部部分，以分別形成第一主動式圖案及第二主動式圖案，其中所述第一下部模具圖案與所述第二下部模具圖案是同時形成，且其中所述第一主動式圖案與所述第二主動式圖案是同時形成。
  6. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述第一上部模具圖案中的每一者的寬度實質上等於所述第一區上一對所述主動式圖案之間的距離。
  7. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述第一間隔壁中的每一者的最大寬度實質上等於所述第二區上一對所述主動式圖案之間的距離。
  8. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述第一上部模具圖案中的某些第一上部模具圖案具有較所述第一間隔壁中的某些第一間隔壁的最大寬度大的寬度。
  9. 如申請專利範圍第1項所述的製造半導體裝置的方法，其中所述基板更包括第三區，且其中所述方法更包括：在所述中間模具層及所述第三區上形成第三上部模具圖案，所述第三上部模具圖案是與所述第一上部模具圖案同時形成；使用所述第三上部模具圖案作為蝕刻遮罩來蝕刻所述中間模具層，以形成第三中間模具圖案；使用所述第三中間模具圖案作為蝕刻遮罩來蝕刻所述下部模具層，以形成第三下部模具圖案；以及使用所述第三下部模具圖案作為蝕刻遮罩來蝕刻所述基板的所述上部部分，以形成鍵圖案。
  10. 如申請專利範圍第9項所述的製造半導體裝置的方法，其中所述第二間隔壁形成於所述第三中間模具圖案的側壁上，且其中所述形成所述第三下部模具圖案包括使用所述第三中間模具圖案及所述第二間隔壁作為蝕刻遮罩來蝕刻所述下部模具層。
  11. 如申請專利範圍第1項所述的製造半導體裝置的方法，更包括：形成裝置隔離層，以填充所述主動式圖案之間的溝槽；以及形成閘電極，以使所述閘電極與所述主動式圖案交叉。
  12. 如申請專利範圍第11項所述的製造半導體裝置的方法，其中所述溝槽包括位於所述第一區上一對所述主動式圖案之間的第一溝槽及位於所述第二區上一對所述主動式圖案之間的第二溝槽，且其中所述第一溝槽被形成為具有較所述第二溝槽的寬度大的寬度。
  13. 一種製造半導體裝置的方法，包括：分別在基板的第一區及第二區上形成第一上部模具圖案及第二上部模具圖案；在所述第一區上執行第一間隔壁形成製程及第二間隔壁形成製程以及第一蝕刻製程及第二蝕刻製程，以形成由所述第一上部模具圖案形成的四個第一主動式圖案，所述第一蝕刻製程及所述第二蝕刻製程是使用由所述第一間隔壁形成製程及所述第二間隔壁形成製程所形成的第一間隔壁及第二間隔壁來執行；以及在所述第二區上執行所述第二間隔壁形成製程及所述第二蝕刻製程，以形成由所述第二上部模具圖案形成的兩個第二主動式圖案，所述第二蝕刻製程是使用由所述第二間隔壁形成製程形成的所述第二間隔壁來執行，其中當執行所述第一間隔壁形成製程時，藉由覆蓋所述第二上部模具圖案的蝕刻防止圖案來保護所述第二上部模具圖案。
  14. 如申請專利範圍第13項所述的製造半導體裝置的方法，其中所述第一間隔壁形成製程及所述第二間隔壁形成製程中的每一者包括：形成間隔壁層，以共形地覆蓋所暴露的圖案；以及各向異性地蝕刻所述間隔壁層，以暴露出所述圖案的頂面，其中當執行所述第一間隔壁形成製程時，由夾置於所述間隔壁層與所述第二上部模具圖案之間的所述蝕刻防止圖案將所述間隔壁層與所述第二上部模具圖案間隔開。
  15. 如申請專利範圍第13項所述的製造半導體裝置的方法，其中所述兩個第二主動式圖案之間的距離實質上等於所述第二上部模具圖案的寬度。
  16. 一種製造半導體裝置的方法，包括：在具有第一區及第二區的基板上依序形成下部模具層、中間模具層及上部模具層；形成上部模具圖案、中間模具圖案及下部模具圖案；使用形成於所述上部模具圖案上的第一間隔壁及形成於所述中間模具圖案上的第二間隔壁在所述第一區中執行四重圖案化技術製程；以及不使用形成於所述上部模具圖案上的所述第一間隔壁而是使用形成於所述中間模具圖案上的所述第二間隔壁在所述第二區中執行雙重圖案化技術製程。
  17. 如申請專利範圍第16項所述的製造半導體裝置的方法，其中執行所述四重圖案化技術製程包括：在所述第一區中形成所述上部模具圖案；在所述第一區中的所述上部模具圖案上形成第一間隔壁層；以及蝕刻所述第一間隔壁層，以在所述第一區中的所述上部模具圖案的側壁上形成所述第一間隔壁，以及其中執行所述雙重圖案化技術製程包括：在與在所述第一區中形成所述上部模具圖案相同的操作中，在所述第二區中形成所述上部模具圖案；在所述第二區中形成蝕刻防止圖案；在與在所述第一區中的所述上部模具圖案上形成所述第一間隔壁層相同的操作中，在所述第二區中的所述蝕刻防止圖案上形成所述第一間隔壁層；以及在與蝕刻所述第一間隔壁層以在所述第一區中的所述上部模具圖案的側壁上形成所述第一間隔壁相同的操作中，蝕刻所述第一間隔壁層，以在所述第二區中的所述蝕刻防止圖案的側壁上形成所述第一間隔壁。
  18. 如申請專利範圍第17項所述的製造半導體裝置的方法，其中執行所述四重圖案化技術製程更包括：使用所述第一區中的所述第一間隔壁在所述第一區中形成所述中間模具圖案；在所述第一區中的所述中間模具圖案上形成第二間隔壁層；以及蝕刻所述第二間隔壁層，以在所述第一區中的所述中間模具圖案的側壁上形成所述第二間隔壁；其中執行所述雙重圖案化技術製程更包括：在與使用所述第一區中的所述第一間隔壁在所述第一區中形成所述中間模具圖案相同的操作中，使用所述第一間隔壁及所述上部模具圖案在所述第二區中形成所述中間模具圖案；在與在所述第一區中的所述中間模具圖案上形成所述第二間隔壁層相同的操作中，在所述第二區中的所述中間模具圖案上形成所述第二間隔壁層；以及在與蝕刻所述第二間隔壁層以在所述第一區中的所述中間模具圖案的所述側壁上形成所述第二間隔壁相同的操作中，蝕刻所述第二間隔壁層，以在所述第二區中的所述中間模具圖案的側壁上形成所述第二間隔壁。
  19. 如申請專利範圍第18項所述的製造半導體裝置的方法，其中執行所述四重圖案化技術製程更包括：使用所述第一區中的所述第二間隔壁在所述第一區中形成所述下部模具圖案；以及使用所述第一區中的所述下部模具圖案在所述基板中形成第一主動式圖案，且其中執行所述雙重圖案化技術製程更包括：在與使用所述第一區中的所述第二間隔壁在所述第一區中形成所述下部模具圖案相同的操作中，使用所述第二間隔壁在所述第二區中形成所述下部模具圖案；以及在與在所述基板中形成所述第一主動式圖案相同的操作中，使用所述第二區中的所述下部模具圖案在所述基板中形成第二主動式圖案。
  20. 如申請專利範圍第19項所述的製造半導體裝置的方法，其中所述第一主動式圖案及所述第二主動式圖案在第一方向上延伸，所述方法更包括：形成在橫跨所述第一主動式圖案及所述第二主動式圖案的第二方向上延伸的多個閘電極。
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