KR20090021961A - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위해 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계, 상기 소자분리막 상에 식각정지막을 형성하는 단계, 상기 기판 및 상기 식각정지막의 일부를 노출시키는 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각장벽으로 상기 기판을 식각하여 리세스패턴을 형성하는 단계를 포함하여 이루어지므로써, 소자분리막의 손실을 방지하여 소자의 전기적 특성을 향상시킨다.
소자분리막, 식각정지막, 트렌치, 리세스패턴, 리세스 채널 게이트
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히 리세스 채널 게이트에서 리세스패턴 형성시 발생되는 소자분리막의 손실을 방지하기 위한 반도체 소자의 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 소자는 디자인룰(design rule)이 감소함에 따라, 트랜지스터의 채널길이(channel legnth)가 짧아져서 단채널 효과(short channel effect)와 같은 문제점이 발생하고 있다.
이를 극복하고자, 기판에 리세스패턴(recess pattern)을 형성하여 채널길이를 확보하는 리세스 채널 게이트(recess channel gate)가 제안되었다. 여기서, 리세스패턴의 형상은 다각형, 벌브형(bulb type) 또는 새들형(saddle type)일 수 있다.
도 1a는 리세스패턴을 형성하기 위한 마스크패턴을 나타낸 평면도로서, 도 1a를 참조하면 활성영역(11)을 식각하여 리세스패턴을 형성하기 위한 바형(bar type)의 마스크패턴(13)을 확인할 수 있다.
하나의 활성영역(11)은 두 개의 게이트라인(gate line)과 교차하는바, 하나의 활성영역(11)에는 두 개의 리스세패턴이 형성된다. 그리고, 도면부호 '(12)'는 소자분리막을 의미한다.
도 1b는 위와 같은 마스크패턴(13)으로 형성된 리세스패턴을 나타낸 단면도(Ⅰ-Ⅰ'의 절단면)이다.
도 1b를 참조하면, 활성영역(11)에 리세스패턴(14)이 형성된 것을 확인할 수 있다.
그런데, 복수의 활성영역(11)에 리세스패턴(14)을 형성하기 위한 마스크패턴(13)의 형상으로 인해 소자분리막(12)의 일부가 노출되며, 이 때문에 소자분리막(12)의 일부가 손실(15, loss)되는 문제점이 발생한다. 이 문제점으로 인해 소자의 전기적 특성을 열화시켜 DRAM 동작에 치명적인 영향을 미친다.
따라서, 복수의 리세스패턴(14) 형성시 소자분리막(12)이 손실되지 않는 기술의 필요성이 제기되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 복수의 리세스패턴 형성시, 소자분리막의 손실을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계, 상기 소자분리막 상에 식각정지막을 형성하는 단계, 상기 기판 및 상기 식각정지막의 일부를 노출시키는 마스크패턴을 형성하는 단계, 상기 마스크패턴을 식각장벽으로 상기 기판을 식각하여 리세스패턴을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 소자분리막의 손실을 방지하여 소자의 전기적 특성을 향상시킬 수 있다.
또한, 리세스 채널 게이트의 특성상 채널길이를 증가시켜 DRAM 소자의 리프레쉬(refresh) 특성을 향상시킬 수 있다.
따라서, 반도체 소자의 안정성 및 신뢰성을 향상시킬 수 있으며, 나아가 반도체 소자의 수율을 증가시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
후술하는 실시예에서는 리세스패턴 형성시 발생되는 소자분리막의 손실을 방지하기 위해 소자분리막 상에 식각정지막을 형성한다. 그리고, 식각정지막은 기판 즉 실리콘을 식각하기 위한 식각가스와 식각선택비가 높은 박막으로 형성한다.
이렇게 기판을 식각하기 위한 식각가스와 식각선택비가 높은 식각정지막으로서, 리세스패턴 형성시에 소자분리막의 손실을 방지한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 패드층패턴(22)을 형성한다.
패드층패턴(22)은 패드산화막(22A)과 패드질화막(22B)이 순차적으로 적층된 구조를 갖는데, 패드질화막(22B)은 기판(21)을 식각하기 위한 하드마스크막 및 후속 소자분리막을 매립하기 위한 연마공정시 연마정지막으로 작용한다. 그리고, 패드산화막(22A)은 패드질화막(22B)의 박막간 스트레스(stress)를 버퍼(buffer)막으로 작용한다.
그리고, 패드층패턴(22)은 소자분리막이 형성될 영역의 기판(21)을 노출시킨다.
이어서, 패드층패턴(22)을 식각장벽으로 기판(21)을 식각한다. 이로써, 소자 분리용 트렌치(23, trench)가 형성된다. 이후, 트렌치(23)가 채워지도록 소자분리막(24), 예컨대 산화막 또는 SOD(Spin On Dielectric)막을 형성한다.
이어서, 후속 어닐(post anneal)공정을 진행한다. 후속 어닐공정은 폴리실라잔[-N(Si)3-] 베이스(base)의 SOD막을 실리콘산화막(silicon oxide)으로 전환시키기 위함이다. 이렇게 SOD막을 실리콘산화막으로 전환시키면 후속 화학적기계적연마(Chemical Mechanical Polishing: CMP) 공정에서 평탄화 효율을 증가시킬 수 있다.
도 2b에 도시된 바와 같이, 화학적기계적연마 공정(25)을 진행하여 트렌치(23)에 소자분리막(24)을 매립한다.
이어서, 습식 에치백(wet etch back) 공정(26)을 진행하여 소자분리막(24)을 일부 식각한다.
습식 에치백 공정(26)은 후속 식각정지막(26)을 형성하기 위한 영역을 확보하기 위함이다.
도 2c에 도시된 바와 같이, 기판(21) 전면에 고유전율(high k)의 식각정지막(26)을 형성한다.
식각정지막(26)은 산화막 특히 하프늄산화막(HfO2) 및 지르코늄산화막(ZrO2)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 박막으로 형성하는데, 예를 들면 하프늄산화막과 지르코늄산화막의 적층구조일 수 있다.
그리고, 식각정지막(26)은 안정적으로 소자분리막(24)을 보호하고, 소자분리 막(24)의 소자분리능력을 저하시키지 않을 만큼의 두께를 갖는 것이 바람직한데, 예를 들어 15~100Å일 수 있다.
도 2d에 도시된 바와 같이, 패드층패턴(22)을 제거(strip)한다. 이때, 소자분리막(24A) 상에 형성된 식각정지막(26A)만이 잔류하고 패드층패턴(22) 상에 형성된 식각정지막(26)은 제거되는 것이 바람직하다.
도 2e에 도시된 바와 같이, 리세스패턴을 형성하기 위한 마스크패턴(27)을 형성한 후, 이를 식각장벽으로 기판(21)을 식각하여 리세스패턴(28)을 형성한다.
기판(21)의 식각은 HBr 가스와 Cl2 가스를 혼합하여 진행하고, 리세스패턴(28)의 선폭(CD)은 15~30nm로 형성한다.
식각정지막(26A)으로 사용된 하프늄산화막 또는 지르코늄산화막은 기판(21)을 식각하기 위한 가스와 식각선택비가 높은 박막으로서, 안정적으로 소자분리막(24A)을 보호할 수 있다.
이후, 리세스패턴(28)에 게이트패턴을 형성하여 리세스 채널 게이트를 형성한다.
전술한 바와 같은 본 발명의 실시예는 리세스패턴(28) 형성시 소자분리막(24A)이 손실되는 문제점을 소자분리막(24A) 상에 식각정지막(26A)을 형성시켜 해결한다.
식각정지막(26A)은 실리콘(Si) 즉, 기판(21)을 식각하기 위한 식각가스와 선택비가 높은 박막으로 형성하는데, 예를 들면, 하프늄산화막 및 지르코늄산화막으 로 이루어진 그룹 중에서 선택된 적어도 어느 하나일 수 있다.
이와 같은 식각정지막(26A)이 소자분리막(24A) 상에 있으므로 인해, 리세스패턴(28) 형성시 소자분리막(24A)을 안정적으로 보호한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a는 리세스패턴을 형성하기 위한 마스크패턴을 나타낸 평면도.
도 1b는 위와 같은 마스크패턴으로 형성된 리세스패턴을 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판 23 : 소자분리용 트렌치
24A : 소자분리막 26A : 식각정지막
27 : 마스크패턴 28 : 리세스패턴
Claims (9)
- 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;상기 소자분리막 상에 식각정지막을 형성하는 단계;상기 기판 및 상기 식각정지막의 일부를 노출시키는 마스크패턴을 형성하는 단계;상기 마스크패턴을 식각장벽으로 상기 기판을 식각하여 리세스패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 식각정지막은 산화막으로 형성하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 식각정지막은 하프늄산화막 및 지르코늄산화막으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 형성하는 반도체 소자 제조 방법.
- 제2항에 있어서,상기 기판은 실리콘 기판인 반도체 소자 제조 방법.
- 제4항에 있어서,상기 기판의 식각은 HBr 가스와 Cl2 가스를 혼합하여 진행하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 소자분리막을 형성하는 단계는,상기 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치가 채워지도록 소자분리막을 형성하는 단계;평탄화를 진행하여 소자분리막을 트렌치 내에 매립하는 단계;습식식각공정으로 상기 트렌치 표면일부를 식각하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항 또는 제6항에 있어서,상기 소자분리막은 산화막으로 형성하는 반도체 소자 제조 방법.
- 제1항 또는 제6항에 있어서,상기 소자분리막은 SOD막으로 형성하는 반도체 소자 제조 방법.
- 제8항에 있어서,상기 SOD막을 형성한 후에, 후속 어닐(post anneal)공정을 더 진행하는 반도체 소자 제조 방법.
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2007
- 2007-08-29 KR KR1020070086896A patent/KR20090021961A/ko active IP Right Grant
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| US9312181B2 (en) | 2013-12-11 | 2016-04-12 | Samsung Electronics Co., Ltd. | Semiconductor device, electronic device including the same and manufacturing methods thereof |
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Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20111121 Effective date: 20130123 |
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| S901 | Examination by remand of revocation | ||
| GRNO | Decision to grant (after opposition) | ||
| NORF | Unpaid initial registration fee |