KR20150004724A - 반도체 소자 제조 방법 - Google Patents

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Abstract

스트레인드 실리콘(Strained Si) 공정 중 하나인 내장된 소오스/드레인(embedded source/drain)을 형성하기 전에 진행되는 리세스 형성 과정에서 희생 에피택셜막을 이용함으로써, 첨단(tip)이 채널 영역에 근접하는 리세스를 형성하고, 누설 전류를 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 기판 상에 게이트 패턴을 형성하고, 상기 게이트 패턴의 측면에, 상기 기판에서 돌출되는 희생 에피택셜막을 형성하고, 상기 희생 에피택셜막 및 상기 기판을 식각하여, 상기 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating Semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 스트레인드 실리콘(Strained Si) 공정 중 하나인 내장된 소오스/드레인(embedded source/drain)을 형성하기 전에 진행되는 리세스 형성 과정에서 희생 에피택셜막을 이용함으로써, 첨단(tip)이 채널 영역에 근접하는 리세스를 형성하고, 누설 전류를 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양(aspect)은 기판 상에 게이트 패턴을 형성하고, 상기 게이트 패턴의 측면에, 상기 기판에서 돌출되는 희생 에피택셜막을 형성하고, 상기 희생 에피택셜막 및 상기 기판을 식각하여, 상기 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 리세스를 형성한 후, 상기 기판은 상기 게이트 패턴의 하부에 언더컷되어 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 패턴에 인접한 상기 제1 리세스의 측면은 시그마 형상 및 V 형상 중 하나의 단면을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 리세스 내에 반도체 패턴을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 희생 에피택셜막, 상기 제1 리세스 및 상기 반도체 패턴은 인시츄(in-situ)로 형성된다.
본 발명의 몇몇 실시예에서, 상기 식각은 건식 식각이고, 상기 건식 식각에 사용되는 식각 가스는 염화 수소 및 염소 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 희생 에피택셜막 및 상기 기판을 건식 식각하여, 상기 제1 리세스를 형성하고, 상기 제1 리세스를 이방성 식각하여, 제2 리세스를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 패턴에 인접한 상기 제2 리세스의 측면은 시그마 형상 및 V 형상 중 하나의 단면을 갖는다.
본 발명의 몇몇 실시예에서, 상기 희생 에피택셜막은 상기 기판의 상면과 예각을 이루는 패싯(facet)을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 다른 태양은 소자 분리막에 의해 정의된 기판의 PMOS 형성 영역에, 서로 인접하는 제1 게이트 패턴 및 제2 게이트 패턴을 형성하고, 상기 소자 분리막에 인접한 상기 제1 게이트 패턴과 상기 소자 분리막 사이에 상기 기판에서 돌출된 제1 희생 에피택셜막을 형성하고, 상기 제1 게이트 패턴과 상기 제2 게이트 패턴 사이에 상기 기판에서 돌출된 제2 희생 에피택셜막을 형성하고, 상기 제1 희생 에피택셜막, 상기 제2 희생 에피택셜막 및 상기 기판을 건식 식각하여, 상기 소자 분리막 및 상기 제1 게이트 패턴 사이에 제1 리세스를 형성하고, 상기 제1 게이트 패턴과 상기 제2 게이트 패턴 사이에 제2 리세스를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 리세스 및 상기 제2 리세스를 형성한 후, 상기 기판은 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴의 하부에 각각 언더컷되어 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 패턴에 인접한 상기 제1 리세스의 측면과, 상기 제1 게이트 패턴에 인접한 상기 제2 리세스의 측면은 시그마 형상 및 V 형상 중 하나의 단면을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 리세스 및 상기 제2 리세스 내에 각각 반도체 패턴을 형성하는 것을 더 포함하고, 상기 제1 희생 에피택셜막, 상기 제2 희생 에피택셜막, 상기 제1 리세스, 상기 제2 리세스 및 상기 반도체 패턴은 인시츄(in-situ)로 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 리세스 및 상기 제2 리세스를 각각 이방성 식각하여, 제3 리세스 및 제4 리세스를 형성하는 것을 더 포함하고, 상기 제1 게이트 패턴에 인접한 상기 제3 리세스의 측면과, 상기 제1 게이트 패턴에 인접한 상기 제4 리세스의 측면은 시그마 형상 및 V 형상 중 하나의 단면을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제3 리세스의 일측면은 상기 소자 분리막의 측면이고, 상기 제3 리세스의 바닥면과 상기 소자 분리막은 접촉하여 형성되고, 상기 제4 리세스는 상기 제1 게이트 패턴과 상기 제2 게이트 패턴으로부터 동일한 거리에 있는 중심선을 기준으로 대칭인 모양을 갖는다.
본 발명의 몇몇 실시예에서, 상기 기판은 제3 게이트 패턴이 형성된 NMOS 영역을 더 포함하고, 상기 제1 및 제2 희생 에피택셜막을 형성할 때, 상기 제3 게이트 패턴의 측면에 상기 기판의 상면보다 돌출된 소오스/드레인을 형성하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8 내지 도 12은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 14는 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 15는 본 발명의 실시예들에 따라 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 16은 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 2b, 도 4b 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법의 변형예를 설명하기 위한 도면들이다.
도 1을 참고하면, 제1 활성 영역(I) 및 제2 활성 영역(II)을 포함하는 기판(100) 상에 제1 내지 제4 게이트 패턴(110, 120, 210, 220)이 형성된다. 구체적으로, 제1 활성 영역(I)에 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)이 서로 이격되어 형성되고, 제2 활성 영역(II)에 제3 게이트 패턴(210) 및 제4 게이트 패턴(220)이 서로 이격되어 형성될 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 기판(100)의 제1 활성 영역(I)은 PMOS 형성 영역이고, 기판(100)의 제2 활성 영역(II)은 NMOS 형성 영역일 수 있으나, 이에 제한되는 것은 아니다.
구체적으로, 기판(100) 내에 형성된 트렌치를 절연물질로 채워, 기판(100) 내에 소자 분리막(105)이 형성될 수 있다. 기판(100) 내에 형성된 소자 분리막(105)에 의해, 제1 활성 영역(I) 및 제2 활성 영역(II)이 정의될 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 소자 분리막(105)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 기판(100)은 실리콘 기판으로 설명한다.
제1 내지 제4 게이트 패턴(110, 120, 210, 220)은 게이트 절연막, 게이트 전극 및 스페이서를 포함할 수 있다.
게이트 절연막은 예를 들어, 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 유전막, 이들의 조합물 또는 이들이 차례로 적층된 적층막일 수 있다. 고유전율 유전막은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다. 게이트 절연막은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있다. 만약, 게이트 절연막이 고유전율 유전체를 포함할 경우, 게이트 절연막과 게이트 전극 사이에 배리어막(미도시)이 더 형성될 수 있다. 배리어막은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 전극은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si)일 수 있지만, 이에 제한되는 것은 아니다. 즉, 게이트 전극은 금속 물질을 포함하는 금속 전극일 수 있음은 물론이다. 게이트 전극은 예를 들어, 스퍼터링(sputtering), 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 스페이서는 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 실리콘 탄산질화막(SiOCN)을 포함할 수 있다. 스페이서는 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다. 스페이서는 예를 들어, 화학 기상 증착법 등을 이용하여 형성될 수 있다.
도 1에서는 도시되지 않았지만, 제1 내지 제4 게이트 패턴(110, 120, 210, 220)의 각각의 게이트 전극 상에는 게이트 하드마스크(미도시)가 더 형성될 수 있다. 게이트 하드마스크는 이후의 공정에서 게이트 전극을 보호하는 역할을 한다. 게이트 하드마스크는 예를 들어, 질화막, 산화막 및 이들의 조합을 포함할 수 있고, 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있다.
도 2a 및 도 2b를 참고하면, 제1 활성 영역(I)에 형성된 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)의 측면에 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)이 형성된다. 또한, 제2 활성 영역(II)에 형성된 제3 게이트 패턴(210) 및 제4 게이트 패턴(220)의 양측에 제2 소오스/드레인(230)이 형성될 수 있다.
다시 말하면, 제1 희생 에피택셜막(130)은 소자 분리막(105)에 인접한 제1 게이트 패턴(110)과 소자 분리막(105) 사이에 형성된다. 제2 희생 에피택셜막(135)은 제1 게이트 패턴(110) 및 제2 게이트 패턴(120) 사이에 형성된다. 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)은 기판(100) 상면 즉, 제1 및 제2 게이트 패턴(110, 120)과 기판(100) 사이의 경계로부터 돌출되어 형성된다. 역시, 제2 활성 영역(II)에 형성되는 제2 소오스/드레인(230)도 기판(100) 상면으로부터 돌출되어 형성된다.
제1 활성 영역(I)에 형성되는 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)과 제2 활성 영역(II)에 형성되는 제2 소오스/드레인(230)은 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)은 예를 들어, 실리콘 에피택셜막 또는 실리콘게르마늄 에피택셜막일 수 있다. 제1 희생 에피택셜막(130)과 동일 레벨에 형성되는 제2 소오스/드레인(230)도 실리콘 에피택셜막 또는 실리콘게르마늄 에피택셜막일 수 있다. 제2 소오스/드레인(230)은 제2 활성 영역(II)에 형성되는 트랜지스터의 소오스/드레인으로 사용될 수 있으므로, 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)은 예를 들어, 불순물을 포함할 수 있고, 구체적으로 붕소(B), 탄소(C), 인(P) 또는 비소(As)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)은 예를 들어, 화학 기상 증착 공정 또는 원자층 증착법으로 형성될 수 있다.
제1 희생 에피택셜막(130)의 일측면은 기판(100)의 상면과 예각을 이루는 패싯(facet)을 포함한다. 구체적으로, 소자 분리막(105)과 인접한 제1 희생 에피택셜막(130)의 측면은 기판(100)의 상면과 예각을 이루는 패싯일 수 있다. 제1 희생 에피택셜막(130)이 실리콘 에피택셜막인 경우, 소자 분리막(105)과 인접한 제1 희생 에피택셜막(130)의 패싯은 실리콘 (111) 결정면일 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)에 인접한 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 측면도 패싯이 형성되는 것으로 설명하나, 이에 제한되는 것은 아니다. 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)을 성장시키는 공정 조건을 변화시킴으로써, 패싯을 만들 수도 있고, 패싯을 만들지 않을 수도 있기 때문이다.
도 2a 및 도 2b는 동일한 제조 단계에서의 단면이지만, 형성된 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 두께가 서로 다르다. 즉, 도 2a에서, 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 두께는 t1일 수 있다. 도 2b에서, 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 두께는 t2일 수 있다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서. 도 2a에서의 희생 에피택셜막(130, 135)의 두께(t1)이 도 2b에서의 희생 에피택셜막(130, 135)의 두께(t2)보다 두꺼운 것으로 설명한다. 다시 말하면, 도 2a 및 도 2b의 차이는 희생 에피택셜막(130, 135)의 패싯의 단차 차이이다.
도 1 내지 도 2b에서, 게이트 패턴들(110, 120, 210, 220)과 기판(100) 사이의 경계면은 소자 분리막(105)의 상면과 동일 평면상에 놓이는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 즉, 게이트 패턴들(110, 120, 210, 220)을 형성하는 과정 또는 제1 및 제2 희생 에피택셜막(130, 135)를 형성하는 과정에서, 소자 분리막(105)의 일부는 제거될 수 있다. 이와 같은 경우, 게이트 패턴들(110, 120, 210, 220)과 기판(100) 사이의 경계면은 소자 분리막(105)의 상면보다 높을 수 있고, 기판(100)과 소자 분리막(105) 사이에도 경사면이 형성될 수 있다.
이와 같은 차이는 도 5a 도 5b를 통해 설명되는 제조 과정에서의 리세스 바닥면의 형상과 차이를 가져올 수 있다. 하지만, 도 5a 도 5b와 다른 리세스의 바닥면의 형상 차이도 본 발명의 범위가 포함된다고 할 수 있다.
도 3을 참고하면, 제2 활성 영역(II) 상에 블로킹 패턴(10)이 형성된다.
구체적으로, 제1 활성 영역(I) 및 제2 활성 영역(II) 상에 블로킹막(미도시)이 형성된다. 블로킹막은 제1 내지 제4 게이트 패턴(110, 120, 210, 220), 제1 및 제2 희생 에피택셜막(130, 135) 및 제2 소오스/드레인(230) 상에 형성된다. 블로킹막은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 블로킹막은 예를 들어, 화학 기상 증착법 등을 이용하여 형성될 수 있다.
이후, 제1 활성 영역(I) 상의 블로킹막을 제거하여, 제1 활성 영역(I)의 제1 게이트 패턴(110), 제2 게이트 패턴(120), 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)을 노출시킨다. 동시에, 제2 활성 영역(II) 상에 블로킹 패턴(10)이 형성된다. 블로킹 패턴(10)은 제3 게이트 패턴(210), 제4 게이트 패턴(220) 및 제2 소오스/드레인(230) 상에 형성된다. 제1 활성 영역(I) 상의 블로킹막은 제거되었지만, 제1 활성 영역(I)의 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)의 측벽에는 스페이서로 남아있을 수 있다.
도 4a 및 도 4b를 참고하면, 제1 식각 공정(300)을 통해 제1 희생 에피택셜막(130), 제2 희생 에피택셜막(135) 및 기판(100)을 식각하여, 제1 활성 영역(I)에 형성된 제1 게이트 패턴(110) 및 제2 게이트 패턴(120) 측면에 제1 리세스(140) 및 제2 리세스(150)가 형성된다. 다시 말하면, 제1 게이트 패턴(110)과 소자 분리막(105) 사이 및 제2 게이트 패턴(120)과 소자 분리막(105) 사이에 제1 리세스(140)가 형성되고, 제1 게이트 패턴(110)과 제2 게이트 패턴(120) 사이에 제2 리세스(150)가 형성된다.
다시 말하면, 제1 식각 공정(300)을 통해 제1 희생 에피택셜막(130) 및 기판(100)을 동시에 제거하여, 제1 게이트 패턴(110)과 소자 분리막(105) 사이 및 제2 게이트 패턴(120)과 소자 분리막(105) 사이에 제1 리세스(140)가 형성된다. 또한, 제1 식각 공정(300)을 통해 제2 희생 에피택셜막(135) 및 기판(100)을 동시에 제거하여, 제1 게이트 패턴(110)과 제2 게이트 패턴(120) 사이에 제2 리세스(150)가 형성된다. 제1 리세스(140) 및 제2 리세스(150)는 동일 레벨에서 형성된다.
제1 리세스(140) 및 제2 리세스(150)를 형성하는 제1 식각 공정(300)은 예를 들어, 건식 식각 공정일 수 있다. 제1 식각 공정(300)은 예를 들어, 플라즈마를 이용할 수도 있고, 플라즈마를 이용하지 않을 수도 있다. 또한, 제1 식각 공정(300)은 예를 들어, 등방성 식각 또는 이방성 식각 중 하나일 수 있다. 건식 식각은 예를 들어, 사불화 탄소(CF4) 브롬화 수소(HBr) 또는 염소(Cl2) 등을 사용할 수 있으나, 이에 제한되는 것은 아니다.
구체적으로, 제1 식각 공정(300)에 의해, 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 상면 및/또는 패싯이 먼저 제거된다. 이 때, 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135) 각각의 패싯과 기판(100)이 만나는 지점에서 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 두께는 얇기 때문에, 소자 분리막(105), 제1 게이트 패턴(110)의 측면 및 제2 게이트 패턴(120)의 측면과 인접한 기판(100) 부분은 빨리 노출되게 된다. 기판(100)의 일부가 노출된 후에도 계속하여 제1 식각 공정(300)을 진행하게 되면, 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 프로파일과 유사한 바닥면의 프로파일을 갖는 리세스가 형성된다. 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 프로파일과 유사한 바닥면의 프로파일을 갖는 리세스가 형성되면서, 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)의 바로 아래 부분에 있는 기판(100)도 제거되게 된다. 제1 희생 에피택셜막(130)과 제2 희생 에피택셜막(135)이 제거된 후에도 제1 식각 공정(300)을 진행함으로써, 제1 게이트 패턴(110)과 소자 분리막(105) 사이 및 제2 게이트 패턴(120)과 소자 분리막(105) 사이에 제1 리세스(140)가 형성되고, 제1 게이트 패턴(110)과 제2 게이트 패턴(120) 사이에 제2 리세스(150)가 형성된다. .
제1 식각 공정(300)을 마친 후, 제1 리세스(140)의 단면 및 제2 리세스(150)의 단면은 각각 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 프로파일과 차이가 있을 수 있다. 도 4a 및 도 4b에서 도시되는 제1 리세스(140) 및 제2 리세스(150)의 단면은 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 및 제2 리세스(140, 150)가 형성됨으로써, 기판(100)은 제1 게이트 패턴(110) 및 제2 게이트 패턴(120) 하부에 언더컷이 된다. 구체적으로, 제1 리세스(140)가 형성됨으로써, 소자 분리막(105)과 제1 게이트 패턴(110) 사이 및 소자 분리막(105)과 제2 게이트 패턴(120) 사이에 위치하는 기판(100)은 각각 제1 게이트 패턴(110) 및 제2 게이트 패턴(120) 하부에 언더컷이 된다. 제2 리세스(150)가 형성됨으로써, 제1 게이트 패턴(110)과 제2 게이트 패턴(120) 사이에 위치하는 기판(100)은 제1 게이트 패턴(110) 및 제2 게이트 패턴(120) 하부에 언더컷이 된다. 즉, 각각의 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)의 일부는 기판(100) 상이 아니라, 제1 리세스(140) 및 제2 리세스(150)에 의해 형성된 공간과 경계를 이룬다.
다시 말하면, 제1 게이트 패턴(110)과 기판(100)이 경계를 이루는 폭은 제1 게이트 패턴(110)의 하부 폭보다 좁다.
소자 분리막(105)과 인접하여 형성되는 제1 리세스(140)는 소자 분리막(105)과 접하여 형성된다. 제1 리세스(140)의 측면 중 소자 분리막(105)에 인접한 측면은 소자 분리막(105)의 측면을 공유할 수 있다. 즉, 제1 리세스(140)의 측면 중 소자 분리막(105)에 인접한 측면은 소자 분리막(105)의 측면일 수 있다.
도 4a 및 도 4b는 동일한 제조 단계에서의 단면이지만, 형성된 제1 리세스(140) 및 제2 리세스(150)의 단면은 다소 차이가 있을 수 있다. 다시 말하면, 도 4a에서, 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)에 가까운 제1 리세스(140) 및 제2 리세스(150)의 측면의 기울기는 동일한 부호(예를 들어, 양의 기울기 또는 음의 기울기)를 갖고 변화할 수 있다. 도 4b에서, 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)에 가까운 제1 리세스(140) 및 제2 리세스(150)의 측면의 기울기는 양의 기울기와 음의 기울기를 모두 포함한다.
도 5a 및 도 5b를 참고하면, 제2 식각 공정(310)에 의해 제1 활성 영역(I)에 형성된 제1 리세스(140) 및 제2 리세스(150)를 식각하여, 각각 제3 리세스(145) 및 제4 리세스(155)가 형성될 수 있다. 제3 리세스(145) 및 제4 리세스(155)를 형성하는 제2 식각 공정(310)은 예를 들어, 이방성 식각일 수 있고, 구체적으로 습식 식각일 수 있다. 습식 식각은 예를 들어, 수산화 암모늄(NH4OH) 등을 이용할 수 있으나, 이에 제한되는 것은 아니다.
제1 리세스(140) 및 제2 리세스(150)을 식각하여 형성되는 제3 리세스(145) 및 제4 리세스(155)에 의해, 기판(100)의 결정면 예를 들어, 실리콘 기판의 결정면이 드러난다.
제1 게이트 패턴(110) 및 제2 게이트 패턴(120)에 인접한 제3 리세스(145) 및 제4 리세스(155)의 측면은 시그마(sigma) 형상 또는 옆으로 누운 V 형상 중 하나의 단면을 가질 수 있다. 즉, 도 5a는 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)에 인접한 제3 리세스(145) 및 제4 리세스(155)의 측면이 옆으로 누운 V형상인 것을 나타낸다. 이 때, 제3 리세스(145) 및 제4 리세스(155)의 첨단(tip)은 제1 게이트 패턴(110)과 기판(100) 사이의 경계면에 위치할 수 있다. 도 5b는 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)에 인접한 제3 리세스(145) 및 제4 리세스(155)의 측면이 시그마 형상인 것을 나타낸다. 이 때, 제3 리세스(145) 및 제4 리세스(155)의 첨단은 제1 게이트 패턴(110)과 기판(100) 사이의 경계와 이격되어 위치할 수 있다.
제1 게이트 패턴(110) 및 제2 게이트 패턴(120) 사이에 형성된 제4 리세스(155)는 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)으로부터 동일한 거리에 있는 중심선(CL)을 기준으로 실질적으로 대칭인 모양을 가질 수 있다.
하지만, 소자 분리막(105)과 제1 게이트 패턴(110) 사이, 및 소자 분리막(105)과 제2 게이트 패턴(120) 사이에 형성된 제3 리세스(145)의 단면은 박스 형상의 단면을 갖는 리세스와, 시그마 형상 또는 V 형상의 단면을 갖는 리세스가 조합을 이룬 모양을 가질 수 있다. 즉, 소자 분리막(105)에 인접한 제3 리세스의 측면(145s)은 소자 분리막(105)의 측면의 일부와 같고, 제3 리세스의 바닥면(145b)은 소자 분리막(105)의 측면과 접촉하여 형성된다.
도 2a, 도 4a 및 도 5a와, 도 2b, 도 4b 및 도 5b를 참고하여, 본 발명의 일 실시예와 일 실시예의 변형예의 차이에 대해서 설명한다.
본 발명의 일 실시예와 일 실시예의 변형예의 차이는 제1 활성 영역(I) 상에 형성하는 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 패싯의 단차 차이다. 제1 활성 영역(I) 상에 형성하는 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 패싯의 단차가 t1으로 큰 경우, 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)에 인접한 제3 리세스(145) 및 제4 리세스(155)의 측면은 옆으로 누운 V 형상일 수 있다. 하지만, 제1 활성 영역(I) 상에 형성하는 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 패싯의 단차가 t1보다 작은 t2인 경우, 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)에 인접한 제3 리세스(145) 및 제4 리세스(155)의 측면은 시그마 형상일 수 있다.
즉, 제1 활성 영역(I) 상에 형성하는 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 패싯의 단차를 조절함으로써, 게이트 패턴(110, 120)에 인접하는 리세스의 측면의 형상을 옆으로 누운 V형상이 되도록 할 수 있다. 나아가, 제1 활성 영역(I) 상에 형성하는 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 패싯의 단차를 조절함으로써, 시그마 형상을 갖는 측면의 첨단의 깊이를 조절할 수도 있다.
이 후의 제조 공정에서는 도 5a를 참고하여 설명하도록 한다.
도 6을 참고하면, 제3 리세스(145) 및 제4 리세스(155) 내에 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)이 형성된다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 기판(100)의 상면 즉, 제1 게이트 패턴(110)과 기판(100) 사이의 경계보다 융기되어 형성될 수 있지만, 이에 제한되는 것은 아니다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)에 의해, 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)의 채널 영역에 인장 또는 압축 응력이 가해질 수 있고, 이를 통해 소자의 성능이 향상될 수 있다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 제1 활성 영역(I)에 형성된 트랜지스터의 제1 소오스/드레인이 될 수 있다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 제3 리세스(145) 및 제4 리세스(155) 내에 반도체 물질을 에피택셜(epitaxial) 성장시켜 형성될 수 있다. 즉, 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 단결정 에피택셜층일 수 있다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 예를 들어, 화학 기상 증착 공정 또는 원자층 증착법으로 형성될 수 있다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 채널 영역에 인장 또는 압축 응력을 주기 위한 것일 경우, 기판(100)과는 다른 격자 상수를 갖는 물질일 수 있으나, 이에 제한되는 것은 아니다.
반도체 소자가 p형의 MOS(PMOS) 트랜지스터인 경우, 정공(hole)에 의해서 반도체 소자가 동작이 되므로, 기판(100)에 압축 응력을 가하는 것이 좋을 수 있다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 기판(100)보다 격자 상수가 큰 물질로 형성될 수 있다. 즉, 실리콘 기판인 경우, 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 실리콘보다 격자 상수가 큰 실리콘저머늄(SiGe)으로 형성할 수 있다.
반도체 소자가 n형의 MOS(NMOS) 트랜지스터인 경우, 전자(electron)에 의해서 반도체 소자가 동작이 되므로, 기판(100)에 인장 응력을 가하는 것이 좋을 수 있다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 기판(100)보다 격자 상수가 작은 물질로 형성될 수 있다. 즉, 실리콘 기판인 경우, 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 실리콘보다 격자 상수가 작은 실리콘카바이드(SiC)로 형성할 수 있다. 하지만, 반도체 소자가 n형인 MOS(NMOS) 트랜지스터인 경우, 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 융기된 실리콘 에피택셜막을 형성할 수 있다.
도 7을 참고하면, 제1 활성 영역(I)에 제1 실리사이드막(180) 및 제2 실리사이드막(185)이 형성된다. 제1 실리사이드막(180)은 제1 반도체 패턴(160) 상에 형성되고, 제2 실리사이드막(185)은 제2 반도체 패턴(165) 상에 형성된다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제1 활성 영역(I)의 제1 반도체 패턴(160) 및 제2 반도체 패턴(165) 상에만 제1 실리사이드막(180) 및 제2 실리사이드막(185)이 형성되는 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 제2 활성 영역(II)의 제2 소오스/드레인(230)에도 실리사이드막이 형성될 수 있다. 또한, 제1 활성 영역(I) 및 제2 활성 영역(II)의 제1 소오스/드레인(160, 165) 및 제2 소오스/드레인(230)를 같이 노출시켜, 실리사이드화 공정을 진행할 수도 있다.
구체적으로, 제2 활성 영역(II) 상의 블로킹 패턴(10)을 제거하여, 제2 소오스/드레인(230)을 노출시킨다. 필요에 따라, 노출된 제2 소오스/드레인(230)에 불순물을 주입할 수 있다.
이후, 제1 활성 영역(I)의 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)을 노출시키는 개구부를 포함하는 층간 절연막(170)을 기판(100) 상에 형성한다. 층간 절연막(170)은 예를 들어, 실리콘 산화물 또는 저유전율 물질을 포함하여 형성될 수 있고 불순물로 도핑이 될 수 있으나, 이에 제한되는 것은 아니다. 층간 절연막(170)은 예컨대, 고밀도 플라즈마 증착 공정 또는 화학 기상 증착 등을 이용하여 형성될 수 있다. 층간 절연막(170)은 한번에 형성이 될 수도 있지만, 여러 번의 증착에 의해서 형성될 수도 있다.
이 후, 층간 절연막(170)에 의해 노출된 제1 반도체 패턴(160) 및 제2 반도체 패턴(165) 상에 금속층(미도시)를 증착시킨다. 실리사이드막을 형성하기 위한 전구물질이고, 예를 들어, Ni, Pt, Ti, Ru, Rh, Co, Hf, Ta, Er, Yb 및 W 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 금속층은 물리 기상 증착법, 화학 기상 증착법, 원자층 증착법 등의 방식으로 형성할 수 있다. 금속층의 두께는 열처리를 통해 소모되는 금속층 하부의 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)의 두께를 고려하여 결정할 수 있다. 예를 들어, 금속층의 두께는 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)을 완전히 소모시키지 않을 정도의 두께로 형성할 수 있다. 금속층을 열처리하여, 제1 반도체 패턴(160) 및 제2 반도체 패턴(165) 상에 각각 제1 실리사이드막(180) 및 제2 실리사이드막(185)이 형성된다. 이어서, 미반응된 금속층을 식각 또는 클리닝 공정에 의해서 제거한다.
제1 반도체 패턴(160) 상에 형성된 제1 실리사이드막(180)은 제1 반도체 패턴(160)과 기판(100)이 경계를 이루는 제3 리세스(145)의 바닥면으로부터 이격되어 있다. 이와 같이, 제1 실리사이드막(180)이 기판(100)과 멀리 떨어져 있게 되면, 제1 실리사이드막(180)이 기판(100) 방향으로 급성장하게 되어도, 제1 실리사이드막(180)과 기판(100)은 접촉하지 않게 된다. 즉, 소자 분리막(105)과 인접한 제3 리세스(145)의 측면은 예를 들어, 시그마 형상의 단면이 아닌 박스 형상의 단면을 갖는다. 제1 실리사이드막(180)이 제1 반도체 패턴(160)과 소자 분리막(105)의 경계를 따라 급성장을 하여도, 제1 실리사이드막(180)은 제1 반도체 패턴(160) 내에만 형성이 될 수 있다. 이와 같은 이유로, 제1 실리사이드막(180)에 의한 누설 전류 경로가 경감되기 때문에, 반도체 소자의 신뢰성이 개선될 수 있다.
도 1, 도 8 내지 도 12을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해서 설명한다. 본 실시예는 제1 활성 영역에 희생 에피택셜막을 형성할 때 제2 활성 영역에 제2 소오스/드레인을 형성하지 않는 것을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 8 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8을 참고하면, 제2 활성 영역(II) 상에 블로킹 패턴(10)이 형성된다.
구체적으로, 제1 활성 영역(I) 및 제2 활성 영역(II) 상에 블로킹막(미도시)이 형성된다. 블로킹막은 제1 내지 제4 게이트 패턴(110, 120, 210, 220) 상에 형성된다.
이후, 제1 활성 영역(I) 상의 블로킹막을 제거하여, 제1 활성 영역(I)의 기판(100), 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)을 노출시킨다. 동시에, 제2 활성 영역(II) 상에 블로킹 패턴(10)이 형성된다. 제1 활성 영역(I) 상의 블로킹막은 제거되었지만, 제1 활성 영역(I)의 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)의 측벽에는 스페이서로 남아있을 수 있다.
도 9를 참고하면, 제1 활성 영역(I)에 형성된 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)의 측면에 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)이 형성된다.
제1 희생 에피택셜막(130)은 소자 분리막(105)에 인접한 제1 게이트 패턴(110)과 소자 분리막(105) 사이에 형성된다. 제2 희생 에피택셜막(135)은 제1 게이트 패턴(110) 및 제2 게이트 패턴(120) 사이에 형성된다. 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)은 기판(100) 상면 즉, 제1 및 제2 게이트 패턴(110, 120)과 기판(100) 사이의 경계로부터 돌출되어 형성된다.
제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)은 예를 들어, 실리콘 에피택셜막 또는 실리콘게르마늄 에피택셜막일 수 있다. 제1 희생 에피택셜막(130)의 일측면은 기판(100)의 상면과 예각을 이루는 패싯(facet)을 포함한다. 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)은 예를 들어, 불순물을 포함할 수 있다.
도 10을 참고하면, 제1 식각 공정(300)을 통해 제1 게이트 패턴(110)과 소자 분리막(105) 사이 및 제2 게이트 패턴(120)과 소자 분리막(105) 사이에 제1 리세스(140)가 형성되고, 제1 게이트 패턴(110)과 제2 게이트 패턴(120) 사이에 제2 리세스(150)가 형성된다.
제1 리세스(140) 및 제2 리세스(150)를 형성하는 제1 식각 공정(300)은 예를 들어, 건식 식각 공정일 수 있다. 제1 식각 공정(300)은 예를 들어, 플라즈마를 이용할 수도 있고, 플라즈마를 이용하지 않을 수도 있다.
소자 분리막(105)과 인접하여 형성되는 제1 리세스(140)는 소자 분리막(105)과 접하여 형성된다. 제1 리세스(140)의 측면 중 소자 분리막(105)에 인접한 측면은 소자 분리막(105)의 측면을 공유할 수 있다.
도 11을 참고하면, 제2 식각 공정(310)에 의해 제1 활성 영역(I)에 형성된 제1 리세스(140) 및 제2 리세스(150)를 식각하여, 각각 제3 리세스(145) 및 제4 리세스(155)가 형성될 수 있다. 제3 리세스(145) 및 제4 리세스(155)를 형성하는 제2 식각 공정(310)은 예를 들어, 이방성 식각일 수 있고, 구체적으로 습식 식각일 수 있다.
제1 게이트 패턴(110) 및 제2 게이트 패턴(120)에 인접한 제3 리세스(145) 및 제4 리세스(155)의 측면은 시그마(sigma) 형상 또는 V 형상 중 하나의 단면을 가질 수 있다.
도 12를 참고하면, 제3 리세스(145) 및 제4 리세스(155) 내에 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)이 형성된다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 기판(100)의 상면 즉, 제1 게이트 패턴(110)과 기판(100) 사이의 경계보다 융기되어 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 12에는 도시되지 않았지만, 기판(100) 상에 블로킹막을 형성하여, 제1 활성 영역(I) 및 제2 활성 영역(II)을 덮을 수 있다. 제2 활성 영역(II)을 덮은 블로킹막을 제거하여, 제1 활성 영역(I) 상에 블로킹 패턴이 형성될 수 있다. 이 때, 제2 활성 영역(II)의 기판(100), 제3 게이트 패턴(210) 및 제4 게이트 패턴(220)은 노출된다. 이후, 제2 활성 영역(II)에 형성된 제3 게이트 패턴(210) 및 제4 게이트 패턴(220)의 양측에 제2 소오스/드레인이 형성될 수 있다.
도 1, 도 8, 도 9, 도 12 및 도 13을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해서 설명한다. 본 실시예는 제3 리세스, 제4 리세스 및 반도체 패턴을 인시츄로 형성하는 것을 제외하고는 도 8 내지 도 12를 참조하여 설명한 실시예와 실질적으로 동일하므로, 차이점만 간략히 설명한다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 1, 도 8 및 도 9를 참고하여, 제1 활성 영역(I)에 형성된 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)의 측면에 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)이 형성된다.
도 13을 참고하면, 제3 식각 공정(320)에 의해 제1 활성 영역(I)에 형성된 제1 희생 에피택셜막(130), 제2 희생 에피택셜막(135) 및 기판(100)을 식각하여, 각각 제3 리세스(145) 및 제4 리세스(155)가 형성될 수 있다. 제3 리세스(145) 및 제4 리세스(155)를 형성하는 제3 식각 공정(320)은 예를 들어, 건식 식각일 수 있고, 구체적으로 등방성 건식 식각일 수 있다. 건식 식각에 사용되는 식각 가스는 예를 들어, 염화 수소 및 염소 중 적어도 하나를 포함할 수 있다.
구체적으로, 제3 식각 공정(320)을 통해 제1 희생 에피택셜막(130) 및 기판(100)을 동시에 제거하여, 제1 게이트 패턴(110)과 소자 분리막(105) 사이 및 제2 게이트 패턴(120)과 소자 분리막(105) 사이에 제3 리세스(145)가 형성된다. 또한, 제3 식각 공정(320)을 통해 제2 희생 에피택셜막(135) 및 기판(100)을 동시에 제거하여, 제1 게이트 패턴(110)과 제2 게이트 패턴(120) 사이에 제4 리세스(155)가 형성된다. 제3 리세스(145) 및 제4 리세스(155)에 의해, 기판(100)의 결정면 예를 들어, 실리콘 기판의 결정면이 드러난다.
제1 게이트 패턴(110) 및 제2 게이트 패턴(120)에 인접한 제3 리세스(145) 및 제4 리세스(155)의 측면은 시그마(sigma) 형상 또는 옆으로 누운 V 형상 중 하나의 단면을 가질 수 있다. 제1 활성 영역(I) 상에 형성하는 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 패싯의 단차를 조절함으로써, 게이트 패턴(110, 120)에 인접하는 리세스의 측면의 형상을 옆으로 누운 V형상이 되도록 할 수 있다. 또는, 제1 활성 영역(I) 상에 형성하는 제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)의 패싯의 단차를 조절함으로써, 게이트 패턴(110, 120)에 인접하는 리세스의 측면의 형상을 시그마 형상이 되도록 할 수 있다.
제3 리세스(145)가 형성됨으로써, 소자 분리막(105)과 제1 게이트 패턴(110) 사이 및 소자 분리막(105)과 제2 게이트 패턴(120) 사이에 위치하는 기판(100)은 각각 제1 게이트 패턴(110) 및 제2 게이트 패턴(120) 하부에 언더컷이 된다. 제4 리세스(155)가 형성됨으로써, 제1 게이트 패턴(110)과 제2 게이트 패턴(120) 사이에 위치하는 기판(100)은 제1 게이트 패턴(110) 및 제2 게이트 패턴(120) 하부에 언더컷이 된다. 즉, 각각의 제1 게이트 패턴(110) 및 제2 게이트 패턴(120)의 일부는 기판(100) 상이 아니라, 제3 리세스(145) 및 제4 리세스(155)에 의해 형성된 공간과 경계를 이룬다.
도 12를 참고하면, 제3 리세스(145) 및 제4 리세스(155) 내에 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)이 형성된다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 기판(100)의 상면 즉, 제1 게이트 패턴(110)과 기판(100) 사이의 경계보다 융기되어 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 제3 리세스(145) 및 제4 리세스(155) 내에 반도체 물질을 에피택셜(epitaxial) 성장시켜 형성될 수 있다. 즉, 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 단결정 에피택셜층일 수 있다. 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 채널 영역에 인장 또는 압축 응력을 주기 위한 것일 경우, 기판(100)과는 다른 격자 상수를 갖는 물질일 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에서, 제1 희생 에피택셜막(130), 제2 희생 에피택셜막(135), 제3 리세스(145), 제4 리세스(155), 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)은 인시츄(in-situ)로 형성될 수 있다. 구체적으로, 제1 반도체 패턴(160) 및 제2 반도체 패턴(165)을 형성할 수 있는 에피택셜 공정 장비를 이용하여, 도 9, 도 13 및 도 12로 이어지는 일련의 공정이 인시츄로 진행될 수 있다.
제1 희생 에피택셜막(130) 및 제2 희생 에피택셜막(135)을 이용한 제3 식각 공정(320)에 의해, 시그마(sigma) 형상 또는 옆으로 누운 V 형상 중 하나의 단면을 포함하는 제3 리세스(145) 및 제4 리세스(155)가 형성될 수 있다.
이와 같은 일련의 공정을 인시츄로 진행함으로써, 불필요한 세척 공정 등을 배제할 수 있으므로, 공정을 단순화할 수 있다.
도 14는 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 14를 참조하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 15는 본 발명의 실시예들에 따라 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 15를 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 14에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 16은 본 발명의 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
도 16을 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 소자 분리막
110, 120, 210, 220: 게이트 패턴 130, 135: 희생 에피택셜막
140, 145, 150, 155: 리세스 160, 165: 반도체 패턴
180, 185: 실리사이드막 300, 310, 320: 식각 공정

Claims (10)

  1. 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴의 측면에, 상기 기판에서 돌출되는 희생 에피택셜막을 형성하고,
    상기 희생 에피택셜막 및 상기 기판을 식각하여, 상기 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 리세스를 형성한 후, 상기 기판은 상기 게이트 패턴의 하부에 언더컷되어 있는 반도체 소자 제조 방법.
  3. 제1 항에 있어서,
    상기 게이트 패턴에 인접한 상기 제1 리세스의 측면은 시그마 형상 및 V 형상 중 하나의 단면을 갖는 반도체 소자 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 리세스 내에 반도체 패턴을 형성하는 것을 더 포함하고,
    상기 희생 에피택셜막, 상기 제1 리세스 및 상기 반도체 패턴은 인시츄(in-situ)로 형성되는 반도체 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 희생 에피택셜막 및 상기 기판을 건식 식각하여, 상기 제1 리세스를 형성하고,
    상기 제1 리세스를 이방성 식각하여, 제2 리세스를 형성하는 것을 더 포함하고,
    상기 게이트 패턴에 인접한 상기 제2 리세스의 측면은 시그마 형상 및 V 형상 중 하나의 단면을 갖는 반도체 소자 제조 방법.
  6. 소자 분리막에 의해 정의된 기판의 PMOS 형성 영역에, 서로 인접하는 제1 게이트 패턴 및 제2 게이트 패턴을 형성하고,
    상기 소자 분리막에 인접한 상기 제1 게이트 패턴과 상기 소자 분리막 사이에 상기 기판에서 돌출된 제1 희생 에피택셜막을 형성하고, 상기 제1 게이트 패턴과 상기 제2 게이트 패턴 사이에 상기 기판에서 돌출된 제2 희생 에피택셜막을 형성하고,
    상기 제1 희생 에피택셜막, 상기 제2 희생 에피택셜막 및 상기 기판을 건식 식각하여, 상기 소자 분리막 및 상기 제1 게이트 패턴 사이에 제1 리세스를 형성하고, 상기 제1 게이트 패턴과 상기 제2 게이트 패턴 사이에 제2 리세스를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 리세스 및 상기 제2 리세스를 형성한 후, 상기 기판은 상기 제1 게이트 패턴 및 상기 제2 게이트 패턴의 하부에 각각 언더컷되어 있는 반도체 소자 제조 방법.
  8. 제6 항에 있어서,
    상기 제1 게이트 패턴에 인접한 상기 제1 리세스의 측면과, 상기 제1 게이트 패턴에 인접한 상기 제2 리세스의 측면은 시그마 형상 및 V 형상 중 하나의 단면을 갖는 반도체 소자 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 리세스 및 상기 제2 리세스 내에 각각 반도체 패턴을 형성하는 것을 더 포함하고,
    상기 제1 희생 에피택셜막, 상기 제2 희생 에피택셜막, 상기 제1 리세스, 상기 제2 리세스 및 상기 반도체 패턴은 인시츄(in-situ)로 형성되는 반도체 소자 제조 방법.
  10. 제6 항에 있어서,
    상기 제1 리세스 및 상기 제2 리세스를 각각 이방성 식각하여, 제3 리세스 및 제4 리세스를 형성하는 것을 더 포함하고,
    상기 제1 게이트 패턴에 인접한 상기 제3 리세스의 측면과, 상기 제1 게이트 패턴에 인접한 상기 제4 리세스의 측면은 시그마 형상 및 V 형상 중 하나의 단면을 갖는 반도체 소자 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017037957A (ja) 2015-08-10 2017-02-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9576908B1 (en) 2015-09-10 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure, fabricating method thereof, and semiconductor device using the same
KR102509925B1 (ko) 2015-12-03 2023-03-15 삼성전자주식회사 반도체 소자의 제조 방법
CN110246803A (zh) * 2018-03-08 2019-09-17 联华电子股份有限公司 半导体元件及其制作方法
CN110310924A (zh) * 2018-03-20 2019-10-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
US11145727B2 (en) * 2019-10-29 2021-10-12 Nanya Technology Corporation Semiconductor structure and method of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090068810A1 (en) * 2006-04-26 2009-03-12 United Microelectronics Corp. Method of fabrication of metal oxide semiconductor field effect transistor
US20110284968A1 (en) * 2010-05-19 2011-11-24 Kwang-Wook Lee Semiconductor devices including gate structure and method of fabricating the same
KR20120038279A (ko) * 2010-10-13 2012-04-23 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100332108B1 (ko) 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
JP2002237590A (ja) 2001-02-09 2002-08-23 Univ Tohoku Ｍｏｓ型電界効果トランジスタ
KR100406537B1 (ko) 2001-12-03 2003-11-20 주식회사 하이닉스반도체 반도체장치의 제조 방법
US7060576B2 (en) 2003-10-24 2006-06-13 Intel Corporation Epitaxially deposited source/drain
JP4837902B2 (ja) 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
KR100612420B1 (ko) 2004-10-20 2006-08-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7335959B2 (en) 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
JP2011091291A (ja) 2009-10-26 2011-05-06 Panasonic Corp 半導体装置及びその製造方法
KR101811796B1 (ko) * 2010-10-06 2018-01-25 삼성전자주식회사 급경사 접합 프로파일을 갖는 소스/드레인 영역들을 구비하는 반도체 소자 및 그 제조방법
CN102810482B (zh) * 2011-06-02 2015-05-13 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
US8772120B2 (en) * 2012-05-24 2014-07-08 United Microelectronics Corp. Semiconductor process
US8940594B2 (en) * 2012-12-24 2015-01-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device having v-shaped region

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090068810A1 (en) * 2006-04-26 2009-03-12 United Microelectronics Corp. Method of fabrication of metal oxide semiconductor field effect transistor
US20110284968A1 (en) * 2010-05-19 2011-11-24 Kwang-Wook Lee Semiconductor devices including gate structure and method of fabricating the same
KR20120038279A (ko) * 2010-10-13 2012-04-23 삼성전자주식회사 반도체 소자 및 그 제조 방법

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