KR20120038279A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법을 제공한다. 엔모스 영역과 피모스 영역을 포함하는 기판 상에 게이트 패턴 및 스페이서 패턴을 포함하는 게이트 구조체가 제공되고, 엔모스 영역의 기판 상에 제 1 식각 정지막, 피모스 영역의 상기 기판 상에 제 2 식각 정지막이 제공된다. 제 1 및 제 2 식각 정지막들을 관통하는 콘택홀 및 콘택홀 내의 콘택 플러그가 제공된다. 1 식각 정지막의 두께는 상기 제 2 식각 정지막의 두께 보다 두껍다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전기적 특성이 향상된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자가 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는 엔모스 영역과 피모스 영역을 포함하는 기판, 상기 기판 상에 제공되고 게이트 패턴 및 스페이서 패턴을 포함하는 게이트 구조체, 상기 엔모스 영역의 상기 기판 상의 제 1 식각 정지막, 상기 피모스 영역의 상기 기판 상의 제 2 식각 정지막, 상기 제 1 및 제 2 식각 정지막들을 관통하는 콘택홀, 및 상기 콘택홀 내의 콘택 플러그를 포함하고, 상기 1 식각 정지막의 두께는 상기 제 2 식각 정지막의 두께 보다 두꺼울 수 있다.
일 실시예에 있어서, 상기 피모스 영역의 상기 기판 내에 제공되는 압축 응력 패턴, 및
상기 엔모스 영역의 상기 기판 상에 반도체 연장층을 더 포함하고, 상기 제 1 식각 정지막은 상기 반도체 연장층 상에 제공되고 상기 제 2 식각 정지막은 상기 압축 응력 패턴 상에 제공될 수 있다.
일 실시예에 있어서, 상기 반도체 연장층의 상면은 상기 압축 응력 패턴의 상면 보다 위에 위치할 수 있다.
일 실시예에 있어서, 상기 제 1 식각 정지막을 관통하여 상기 반도체 연장층과 전기적으로 연결되는 제 1 콘택 플러그, 및 상기 제 2 식각 정지막을 관통하여 상기 압축 응력 패턴과 전기적으로 연결되는 제 2 콘택 플러그를 포함하고, 상기 제 2 콘택 플러그의 길이는 상기 제 1 콘택 플러그의 길이보다 길 수 있다. 상기 압축 응력 패턴은 실리콘-게르마늄을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 식각 정지막의 두께는 상기 제 2 식각 정지막의 두께보다 약 30~60% 두꺼울 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 식각 정지막들의 측벽은 상기 스페이서 패턴의 측벽과 접촉하고, 상기 스페이서 패턴의 측벽은 상기 제 1 및 제 2 식각 정지막들의 측벽에 의하여 노출될 수 있다.
일 실시예에 있어서, 상기 스페이서 패턴은 실리콘 질화막을 포함하고, 상기 제 1 및 제 2 식각 정지막들의 밀도는 상기 실리콘 질화막의 밀도보다 높을 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 식각 정지막들은 실리콘 질화물 또는 실리콘 탄화물 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 식각 정지막의 상면은 상기 기판의 상면보다 위에 위치하고, 상기 제 1 식각 정지막의 하면은 상기 기판의 상면보다 아래에 위치할 수 있다.
일 실시예에 있어서, 상기 제 1 식각 정지막은 상기 스페이서 패턴 아래로 연장될 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 있어, 상기 방법은 엔모스 영역 및 피모스 영역을 포함하는 기판 상에 게이트 구조체를 형성하는 것, 및 상기 엔모스 영역 및 상기 피모스 영역 각각에 제 1 식각 정지막 및 제 2 식각 정지막을 형성하는 것을 포함하고, 상기 제 1 및 제 2 식각 정지막들을 형성하는 것은 상기 게이트 구조체들에 의하여 노출된 상기 엔모스 및 피모스 영역에 질소 및 탄소 원자들 중 적어도 하나를 확산시키는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 피모스 영역의 상기 기판 내에 압축 응력 패턴을 형성하는 것을 포함하고, 상기 제 2 식각 정지막은 상기 압축 응력 패턴 상에 형성될 수 있다.
일 실시예에 있어서, 상기 엔모스 영역의 상기 기판 상에 반도체 연장층을 형성하는 것을 포함하고, 상기 제 1 식각 정지막은 상기 반도체 연장층 상에 형성될 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 식각 정지막들은 동시에 형성되고, 상기 제 1 식각 정지막의 두께는 상기 제 2 식각 정지막의 두께보다 두껍게 형성될 수 있다.
일 실시예에 있어서, 상기 압축 응력 패턴은 실리콘-게르마늄을 포함하고, 상기 압축 응력 패턴의 하부의 실리콘 농도보다 상기 압축 응력 패턴의 상부의 실리콘 농도가 더 높게 형성될 수 있다.
일 실시예에 있어서, 상기 게이트 구조체는 게이트 패턴 및 상기 게이트 패턴의 측벽 상의 스페이서 패턴을 포함하고, 상기 제 1 및 제 2 식각 정지막들은 노출된 상기 기판과 상기 스페이서 패턴 중 상기 기판 상에 한정되어 형성될 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 식각 정지막들과 상기 게이트 구조체 상에 층간 절연막을 형성하는 것, 및 상기 층간 절연막을 관통하는 콘택 플러그를 형성하는 것을 더 포함하고, 상기 콘택 플러그는 상기 게이트 구조체의 측벽과 자기 정렬될 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 식각 정지막들의 형성은 약 300~600℃에서 수행될 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 식각 정지막들을 형성하는 것은 상기 기판 상에 질소 및 아르곤을 포함하는 소스 가스를 공급하는 것을 포함하고, 상기 질소의 유입량은 약 10~300 ㎤/min일 수 있다.
본 발명의 일 실시예에 따르면, 게이트 구조체들 사이의 영역에 보이드 없이 층간 절연막을 형성할 수 있다. 엔모스 영역과 피모스 영역에 형성된 식각 정지막들의 두께를 다르게 조절하여 콘택홀 형성시 오버-에치(over-etch)를 방지할 수 있다.
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 14는 본 발명의 제 2 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 20은 본 발명의 제 3 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 12 내지 도 14는 본 발명의 제 2 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 20은 본 발명의 제 3 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하여, 제 1 트랜지스터 영역(10) 및 제 2 트랜지스터 영역(20)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 물질을 포함하는 기판일 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 제 1 트랜지스터 영역(10)은 엔모스(NMOS) 영역이고, 상기 제 2 트랜지스터 영역(20)은 피모스(PMOS) 영역일 수 있다. 상기 기판(100)에 소자 분리 패턴(110)을 형성하여, 상기 제 1 트랜지스터 영역(10) 내의 제 1 활성부(105) 및 상기 제 2 트랜지스터 영역(20) 내의 제 2 활성부(106)를 정의할 수 있다. 상기 소자 분리 패턴(110)은 트렌치 소자 분리법으로 형성될 수 있다. 일 예로, 상기 소자 분리 패턴(110)은 상기 기판(100)에 형성된 트렌치를 채울 수 있다. 상기 제 1 활성부(105)는 제 1 도전형 불순물로 도핑되고, 상기 제 2 활성부(106)는 제 2 도전형 불순물로 도핑될 수 있다. 일 예로 상기 제 1 도전형 불순물은 p형 불순물이고, 상기 제 2 도전형 불순물은 n형 불순물일 수 있다.
상기 기판(100) 상에 더미 게이트 구조체들이 형성될 수 있다. 상기 더미 게이트 구조체들은 상기 제 1 트랜지스터 영역(10)에 제공되는 제 1 더미 게이트 구조체(141) 및 상기 제 2 트랜지스터 영역(20)에 제공되는 제 2 더미 게이트 구조체(142)를 포함할 수 있다. 상기 제 1 및 제 2 더미 게이트 구조체들(141,142)은 게이트 패턴 및 스페이서 패턴을 포함할 수 있다. 상기 게이트 패턴은 상기 기판(100) 상에 차례로 적층된 게이트 절연 패턴(111), 더미 게이트 전극(120) 및 더미 하드마스크 패턴(127)을 포함할 수 있다. 상기 게이트 패턴은 상기 기판(100) 상에 게이트 절연층(미도시) 및 더미 게이트 전극층(미도시)을 차례로 형성한 후, 상기 더미 하드마스크 패턴(127)을 식각 마스크로 상기 게이트 절연층 및 상기 더미 게이트 전극층을 패터닝하여 형성될 수 있다. 상기 더미 하드마스크 패턴(127)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘산화질화막을 포함할 수 있다. 상기 게이트 절연층은 복수의 절연층을 포함할 수 있다. 일 예로, 상기 게이트 절연층은 유전율이 높은 하프늄 산화막(HfOx), 탄탈륨 산화막(TaOx) 또는 실리콘 산화막(SiO2) 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연층은 화학기상증착법(CVD), 원자층 증착법(ALD) 또는 급속 열처리방법(RTP) 중 하나 이상의 공정에 의하여 형성될 수 있다. 상기 더미 게이트 전극층은 폴리 실리콘을 포함할 수 있다. 상기 더미 게이트 전극층은 화학기상증착법으로 형성될 수 있다.
상기 게이트 패턴의 측벽 상에 스페이서 패턴이 형성될 수 있다. 상기 스페이서 패턴은 상기 게이트 패턴의 측벽 상에 차례로 적층된 제 1 스페이서(131) 및 제 2 스페이서(132)를 포함할 수 있다. 상기 제 1 스페이서(131)는 상기 게이트 패턴의 측벽을 따라 연장되는 측벽부 및 상기 기판(100)의 상면을 따라 연장되는 바닥부를 포함할 수 있다. 상기 제 2 스페이서(132)는 상기 제 1 스페이서(131)에 의하여 상기 게이트 패턴의 측벽 및 상기 기판(100)의 상면과 이격될 수 있다. 상기 제 2 스페이서(132)는 상기 제 1 스페이서(131)과 다른 물질로 형성될 수 있다. 일 예로 상기 제 1 스페이서(131) 및 상기 제 2 스페이서(132)는 각각 실리콘 질화막 및 실리콘 산화막일 수 있다. 상기 제 1 및 제 2 스페이서들(131,132)은 상기 게이트 패턴을 덮는 실리콘 질화막 및 실리콘 산화막을 차례로 형성한 후, 직진성이 강한 플라즈마로 건식 식각하여 형성될 수 있다. 상기 실리콘 질화막 및 실리콘 산화막은 화학기상증착법에 의하여 형성될 수 있다. 상기 식각 공정에 의하여 상기 게이트 패턴의 측벽 상에 제 1 스페이서(131) 및 제 2 스페이서(132)가 형성될 수 있다.
상기 제 1 및 제 2 스페이서들(131,132)을 이온 주입 마스크로 하여 상기 제 1 활성부(105) 내에 제 1 불순물 영역(101)이 형성되고, 상기 제 2 활성부(106) 내에 제 2 불순물 영역(102)이 형성될 수 있다. 상기 제 1 및 제 2 불순물 영역들(101,102)는 상호 다른 도전형을 갖는 불순물 영역일 수 있다. 일 예로, 상기 제 1 트랜지스터 영역(10)이 엔모스 영역인 경우, 상기 제 1 불순물 영역(101)는 n형 불순물로 도핑된 영역이고, 상기 제 2 트랜지스터 영역(20)이 피모스 영역인 경우, 상기 제 2 불순물 영역(102)은 p형 불순물로 도핑된 영역일 수 있다.
도 2를 참조하여, 상기 기판(100)의 전면 상에 제 1 에피택시얼 방지막(156)을 형성한 후, 상기 제 1 에피택시얼 방지막(156)을 패터닝하여 상기 제 1 트랜지스터 영역(10)을 노출시킬 수 있다. 상기 제 1 에피택시얼 방지막(156)은 상기 제 1 및 제 2 스페이서들(131,132)과 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로 상기 제 1 에피택시얼 방지막(156)은 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 에피택시얼 방지막(156)에 의하여 노출된 상기 제 1 활성부(105)의 상면 상에 반도체 연장층(103)이 성장될 수 있다. 상기 반도체 연장층(103)은 선택적 에피택시얼 성장(Selective Epitaxial Growth:SEG) 공정에 의하여 형성될 수 있다. 상기 반도체 연장층(103)은 인시츄 방식(in-situ method)으로 제 2 도전형의 불순물로 도핑될 수 있다. 이와는 달리, 상기 반도체 연장층(103)은 상기 반도체 연장층(103)을 형성한 후에 이온 주입 방식으로 상기 제 2 도전형의 불순물로 도핑될 수 있다. 상기 반도체 연장층(103)은 소스/드레인 영역의 일부를 구성할 수 있다. 상기 반도체 연장층(103)을 형성한 후에, 상기 제 1 에피택시얼 방지막(156)이 제거될 수 있다. 상기 반도체 연장층(103)은 실질적으로 상기 기판(100)과 동일한 결정 구조를 가질 수 있다. 상기 반도체 연장층(103)은 소자의 단채널 효과(short channel effect)를 완화할 수 있다.
도 3을 참조하여, 상기 기판(100)의 전면 상에 제 2 에피택시얼 방지막(155)을 형성한 후, 상기 제 2 에피택시얼 방지막(155)을 패터닝하여 상기 제 2 트랜지스터 영역(20)을 노출시킬 수 있다. 상기 제 2 에피택시얼 방지막(155)은 상기 제 1 에피택시얼 방지막(156)과 동일한 물질을 포함할 수 있다. 상기 노출된 제 2 활성부(106)를 식각하여 리세스 영역(151)을 형성할 수 있다. 상기 리세스 영역(151)은 방향성 습식 식각 공정으로 형성될 수 있다. 상기 방향성 습식 식각 공정은 상기 기판(100)의 결정면들 중에서 선택된 결정면들을 식각 정지면으로 사용할 수 있다. 일 예로, 상기 방향성 습식 식각 공정은 상기 기판(100)의 결정면들 중 {111}면들을 식각 정지면으로 사용할 수 있다. 이에 따라, 상기 리세스 영역(151)의 종단면은 상기 제 2 더미 게이트 구조체(142) 아래의 채널 영역을 향하여 뾰족한 형태일 수 있다. 즉, 상기 리세스 영역(151)을 정의하는 상기 기판(100)의 하부 측벽 및 상부 측벽이 상기 제 2 더미 게이트 구조체(142) 아래의 채널 영역 쪽으로 경사를 갖고 교차하는 형태일 수 있다. 상기 기판(100)이 실리콘 기판인 경우에, 상기 방향성 습식 식각 공정은 암모니아 및/또는 TMAH(tetramethyl ammonium hydroxide) 등을 포함하는 방향성 식각 용액을 사용할 수 있다. 상기 리세스 영역(151)의 형성에 의하여 상기 제 2 불순물 영역(102)의 적어도 일부가 제거될 수 있다.
상술한 바와는 달리, 상기 리세스 영역(151)은 특정 방향으로 직진성을 갖는 식각 가스를 이용한 이방성 건식 식각 공정으로 형성될 수 있다. 일 예로, 상기 이방성 건식 식각 공정은 상기 기판(100)의 상면과 수직한 방향과 예각을 이루는 방향으로 직진성을 갖는 식각 가스로 식각하는 공정을 포함할 수 있다. 이 경우, 상기 소자 분리 패턴(110) 및 상기 스페이서 구조체(131,132)는 식각 마스크로 사용될 수 있다. 상기와 같은 건식 식각 공정에 의하여 형성된 리세스 영역은 도 3 에 도시된 상기 리세스 영역(151)의 형태와 다를 수 있다. 일 예로, 상기 건식 식각 공정에 의하여 형성된 리세스 영역은 상기 리세스 영역(151)의 측벽과 같은 뾰족한 형태의 측벽을 갖지 않을 수 있다.
도 4를 참조하여, 상기 리세스 영역(151)을 채우는 압축 응력 패턴(170)이 형성될 수 있다. 상기 압축 응력 패턴(170)은 상기 리세스 영역(151)에 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상기 제 1 트랜지스터 영역(10)은 상기 제 2 에피택시얼 방지막(155)으로 덮여 있어 상기 제 1 활성부(105) 상에는 상기 압축 응력 패턴(170)이 형성되지 않을 수 있다. 상기 기판(100)이 실리콘으로 형성되는 경우, 상기 압축 응력 패턴(170)은 실리콘-게르마늄으로 형성될 수 있다. 상기 압축 응력 패턴(170)은 결정 상태일 수 있다. 일 예로, 상기 압축 응력 패턴(170)은 실질적으로 단결정일 수 있다.
상기 압축 응력 패턴(170)은 인시츄 방식(in-situ method)으로 제 1 도전형의 불순물로 도핑될 수 있다. 이와는 달리, 상기 압축 응력 패턴(170)은 상기 압축 응력 패턴(170)을 형성한 후에 이온 주입 방식으로 상기 제 1 도전형의 불순물로 도핑될 수 있다. 상기 압축 응력 패턴(170)을 형성한 후에, 상기 제 2 에피택시얼 방지막(155)이 제거될 수 있다. 상기 압축 응력 패턴(170)은 상기 제 2 트랜지스터 영역(20)에서 캐리어의 이동도를 증가시킬 수 있다.
상기 압축 응력 패턴(170)은 상기 기판(100)의 상면 이상으로 성장될 수 있다. 즉, 상기 압축 응력 패턴(170)의 상면은 상기 기판(100)의 상면 보다 높을 수 있다. 따라서 상기 압축 응력 패턴(170)의 측벽의 일부는 상기 기판(100) 위로 노출된다. 상기 기판(100) 위로 노출된 상기 압축 응력 패턴(170)의 측벽의 일부는 상기 리세스 영역(151)을 정의하는 상기 기판(100)의 측벽과 실질적으로 평행하게 연장될 수 있다. 따라서 도시된 바와 같이, 상기 제 2 더미 게이트 구조체들(142) 사이에서 상기 압축 응력 패턴(170)은 실질적으로 육각형 구조일 수 있다. 이는 상기 압축 응력 패턴(170)이 상기 리세스 영역(151)의 하부로부터 상부로 성장하는 동안 결정의 방향성을 유지하기 때문이다. 이와는 달리, 상기 소자 분리 패턴(110)에 인접한 상기 압축 응력 패턴(170)의 일 측벽은 상기 소자 분리 패턴(110)의 측벽과 평행하도록 형성될 수 있다.
상기 반도체 연장층(103)의 상면은 상기 압축 응력 패턴(170)의 상면보다 위에 위치할 수 있다. 즉, 상기 반도체 연장층(103)의 상면은 상기 압축 응력 패턴(170)의 상면으로부터 일정 높이(H1) 위에 위치할 수 있다. 반도체 소자의 집적도가 증가함에 따라 트랜지스터의 면적도 점점 작아지고 있다. 모스 전계효과 트랜지스터의 면적이 점점 작아짐에 따라 소스와 드레인 사이에서의 펀치스루(punch-through) 현상에 의해 발생되는 단채널 효과는 스위칭 기능 및 전력 소모 등의 소자 특성을 열화시킬 수 있다. 이와 같은 문제를 해결하기 위하여 상기 반도체 연장층(103)과 같이 에피택시얼 성장으로 소스/드레인의 높일 수 있으며, 반도체 소자의 집적도가 더욱 증가함에 따라 상기 반도체 연장층(103)의 높이는 점점 증가하는 추세이다.
도 5 내지 도 7을 참조하여, 상기 제 1 트랜지스터 영역(10) 및 상기 제 2 트랜지스터 영역(20) 각각에 제 1 식각 정지막(161) 및 제 2 식각 정지막(162)이 형성될 수 있다. 도 6은 도 5의 A 영역의 확대도이고, 도 7은 도 5의 B 영역의 확대도이다. 상기 제 1 식각 정지막(161)은 상기 반도체 연장층(103) 상에 형성되고, 상기 제 2 식각 정지막(162)은 상기 압축 응력 패턴(170) 상에 형성될 수 있다. 상기 제 1 및 제 2 식각 정지막들(161,162)의 형성은 동시에 수행될 수 있다. 상기 제 1 식각 정지막(161)의 두께(t1)는 상기 제 2 식각 정지막(162)의 두께(t2) 보다 두껍게 형성될 수 있다.
상기 제 1 및 제 2 식각 정지막들(161,162)의 형성은 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170)의 노출된 표면 상에 질소 및 탄소 원자들 중 적어도 하나(이하, 반응 원자들)를 확산시키는 것을 포함할 수 있다. 즉, 상기 반응 원자들 중 적어도 하나가 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170)의 노출된 표면으로 확산되어 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170)을 구성하는 원자들과 결합될 수 있다. 일 예로, 상기 반도체 연장층(103)이 실리콘층이고 상기 압축 응력 패턴(170)이 실리콘-게르마늄층인 경우, 상기 반응 원자들은 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170) 상부의 실리콘 원자와 결합하여 실리콘 질화막 및/또는 실리콘 탄화막을 형성할 수 있다. 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170)의 노출된 상부가 소모되며 상기 제 1 및 제 2 식각 정지막들(161,162)이 형성될 수 있다. 상기 압축 응력 패턴(170)이 실리콘-게르마늄인 경우, 상기 압축 응력 패턴(170) 내의 실리콘 원자들은 게르마늄 원자들 보다 반응성이 클 수 있다. 따라서 실질적으로 상기 압축 응력 패턴(170) 내의 실리콘 원자들만이 상기 반응 원자들과 반응하거나, 게르마늄 원자들 중 소수의 원자들만 상기 반응 원자들과 반응할 수 있다. 상기 압축 응력 패턴(170)의 실리콘 농도는 상기 반도체 연장층(103)의 실리콘 농도보다 낮다. 따라서 상기 공정에 의하여 형성된 상기 제 2 식각 정지막(162)의 두께는 상기 제 1 식각 정지막(161)의 두께 보다 얇을 수 있다. 일 예로, 상기 제 1 식각 정지막(161)의 두께는 상기 제 2 식각 정지막(162)의 두께 보다 약 30-60% 두꺼울 수 있다. 이와 같은 상기 제 1 및 제 2 식각 정지막들(161,162)의 두께 차이는 이하 설명될 콘택 플러그의 형성 시 콘택홀의 형성을 보다 용이하게 할 수 있다. 상기 제 1 식각 정지막(161)의 상면은 상기 제 2 식각 정지막(162)의 상면 보다 H2만큼 높게 위치할 수 있다. 상기 H2는 도 4에서 설명된 상기 H1 보다 클 수 있다. 이는 상기 제 1 식각 정지막(161)이 상기 제 2 식각 정지막(162) 보다 두껍게 형성되기 때문이다.
상기 제 1 및 제 2 식각 정지막들(161,162) 각각은 상기 압축 응력 패턴(170)과 상기 반도체 연장층(103) 상에 선택적으로 형성될 수 있다. 즉, 상기 반응 원자들은 상기 압축 응력 패턴(170)과 상기 반도체 연장층(103)의 실리콘 원자들과 선택적으로 반응할 수 있다. 따라서, 상기 제 1 및 제 2 식각 정지막들(161,162)은 상기 스페이서 패턴(131,132) 상에 형성되지 않을 수 있다. 즉, 상기 제 1 및 제 2 식각 정지막들(161,162)은 상기 스페이서 패턴(131,132)을 노출할 수 있다.
상기 제 1 스페이서(131)가 화학 기상 증착으로 형성된 절연막일 경우, 상기 식각 정지막들(161,162)의 밀도는 상기 제 1 스페이서(131)의 밀도 보다 밀도가 클 수 있다. 즉, 상기 식각 정지막들(161,162)은 에피택시얼 층인 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170)으로부터 형성되기 때문이다. 따라서 화학기상증착법으로 식각 정지막을 형성하는 것보다 얇게 형성되어도 충분한 식각 저항성을 제공할 수 있다.
상기 제 1 및 제 2 식각 정지막들(161,162)의 형성 공정은 소정의 소스 가스를 상기 기판(100) 상에 공급하여 수행될 수 있다. 일 예로, 상기 소스 가스는 질소(N2) 가스 및 아르곤(Ar) 가스를 포함할 수 있다. 상기 질소 가스는 플라즈마 상태로 공급될 수 있다. 상기 형성 공정은 약 300-600℃에서 수행될 수 있다. 공정 챔버내에 공급되는 상기 질소 가스의 유입량은 10-300㎤/min 일 수 있다.
도 8을 참조하여, 상기 더미 게이트 전극(120) 및 상기 더미 하드마스크 패턴(127)이 제거될 수 있다. 상기 더미 게이트 전극(120) 및 상기 더미 하드마스크 패턴(127)이 제거는 상기 기판(100)을 덮는 제 1 층간 절연막(185)을 형성한 후, 평탄화 공정에 의하여 상기 더미 하드마스크 패턴(127)을 노출하는 공정을 포함할 수 있다. 상기 제 1 층간 절연막(185)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 층간 절연막(185)은 상기 더미 하드마스크 패턴(127)과 식각 선택성 있는 물질을 포함할 수 있다. 일 예로, 상기 더미 하드마스크 패턴(127)이 실리콘 질화막인 경우, 상기 제 1 층간 절연막(185)은 실리콘 산화막일 수 있다. 상기 제 1 층간 절연막(185)은 화학 기상 증착법에 의하여 형성될 수 있다. 상기 노출된 더미 하드마스크 패턴(127) 및 그 아래의 상기 더미 게이트 전극(120)이 선택적으로 제거되어 개구부(186)가 형성될 수 있다. 상기 개구부(186)는 상기 제 1 스페이서(131) 및 상기 게이트 절연 패턴(111)에 의하여 정의되는 영역일 수 있다.
도 9를 참조하여, 상기 개구부(186) 내에 배리어 패턴(191) 및 게이트 전극(192)이 형성될 수 있다. 상기 배리어 패턴(191) 및 상기 게이트 전극(192)의 형성에 의하여 제 1 게이트 구조체(143) 및 제 2 게이트 구조체(144)가 형성될 수 있다. 상기 배리어 패턴(191) 및 상기 게이트 전극(192)은 상기 개구부(186)가 형성된 결과물 상에 상기 기판(100) 상에 배리어막(미도시) 및 게이트 전극막(미도시)를 차례로 형성한 후, 상기 제 1 층간 절연막(185)이 노출될 때까지 평탄화 공정을 진행하여 형성될 수 있다. 상기 배리어막은 확산 배리어막을 포함할 수 있다. 일 예로, 상기 확산 배리어막은 도전성 금속 질화막으로 형성될 수 있다. 일 예로 상기 확산 배리어막은 티타늄 질화막, 탄탈륨 질화막 또는 텅스텐 질화막 중 적어도 하나일 수 있다. 상기 게이트 전극막은 금속막일 수 있다. 일 예로, 상기 게이트 전극막은 알루미늄 또는 구리일 수 있다.
도 10 및 도 11을 참조하여, 상기 배리어 패턴(191) 및 상기 게이트 전극(192)이 형성된 결과물 상에 제 2 층간 절연막(187)이 형성될 수 있다. 도 11은 도 10의 F 영역의 확대도이다. 상기 제 2 층간 절연막(187)은 상기 제 1 층간 절연막(185)과 동일한 물질일 수 있다. 상기 제 1 및 제 2 층간 절연막들(185, 187)을 각각 관통하는 제 1 및 제 2 콘택홀들(116, 117)이 형성될 수 있다. 상기 제 1 콘택홀(116) 및 상기 제 2 콘택홀(117)은 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170)의 상면을 노출할 수 있다. 상기 콘택홀들(116,117)은 건식 식각 공정에 의하여 형성될 수 있다. 상기 콘택홀들(116,117)에 의하여 노출된 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170) 상에 각각 제 1 콘택 플러그(196) 및 제 2 콘택 플러그(197)가 형성될 수 있다. 상기 제 1 콘택 플러그(196)는 상기 반도체 연장층(103)과 전기적으로 연결되고, 상기 제 2 콘택 플러그(197)는 상기 압축 응력 패턴(170)과 전기적으로 연결될 수 있다. 상기 제 1 콘택 플러그(196)와 상기 반도체 연장층(103) 사이에 제 1 금속-반도체 화합물층(194)이 형성되고, 상기 제 2 콘택 플러그(197)와 상기 압축 응력 패턴(170) 사이에 제 2 금속-반도체 화합물층(195)이 형성될 수 있다. 상기 반도체 연장층(103)이 실리콘층인 경우에, 상기 제 1 금속-반도체 화합물층(194)은 금속 실리사이드일 수 있다. 상기 압축 응력 패턴(170)이 실리콘-게르마늄으로 형성되는 경우에, 상기 제 2 금속-반도체 화합물층(195)은 금속-실리콘-게르마늄 화합물일 수 있다.
상기 제 1 콘택 플러그(196) 및 상기 제 2 콘택 플러그(197)는 동시에 형성될 수 있다. 일 예로, 상기 콘택 플러그들(196,197)은 상기 콘택홀들(116,117)을 채우는 도전물질층(미도시)을 형성한 후, 상기 제 2 층간 절연막(187)이 노출될 때까지 평탄화 공정을 진행하여 형성될 수 있다.
반도체 소자의 집적화에 따라 게이트들 사이의 피치(gate-to gate pitch:CPP)가 종래의 공정에 비하여 줄어들고 있다. 이에 따라 게이트들 사이에 층간 절연막을 채울 때 보이드(void)가 형성되는 등 불완전하게 채워지는 문제가 발생할 수 있다. 본 발명의 일 실시예에 따르면 상기 제 1 및 제 2 식각 정지막들(161,162)이 상기 스페이서 패턴(131,132)의 측벽 상에 형성되지 않을 수 있다. 따라서 게이트들 사이의 공간이 증가되어 게이트들 사이에 층간 절연막을 용이하게 형성할 수 있다.
상술한 바와 같이, 상기 제 1 식각 정지막(161)의 상면은 상기 제 2 식각 정지막(162)의 상면 보다 H2만큼 높게 형성될 수 있다. 따라서, 상기 제 2 콘택홀(117)의 깊이(H4)는 상기 제 1 콘택홀(116)의 깊이(H3) 보다 깊을 수 있다. 상술한 바와 같이, 상기 제 1 식각 정지막(161)의 두께(t1)는 상기 제 2 식각 정지막(162)의 두께(t2)보다 두껍다. 따라서 상기 제 1 식각 정지막(161)은 상기 제 2 콘택홀(117)이 형성되는 동안 오버 에치에 의하여 상기 반도체 연장층(103)에 식각 손상이 발생하는 것을 방지할 수 있다.
도 12 내지 도 14를 참조하여, 본 발명의 제 2 실시예가 설명될 수 있다. 설명의 간략화를 위하여 상기 1 실시예와 중복되는 기술적 특징에 대한 설명은 생략될 수 있다.
도 12를 참조하여, 도 3을 참조하여 설명된 상기 리세스 영역(151)이 형성된 결과물 상에 예비 압축 응력 패턴(171)이 형성될 수 있다. 상기 예비 압축 응력 패턴(171)은 실리콘-게르마늄층일 수 있다. 확대된 C 영역에 도시된 음영의 농도는 상기 예비 압축 응력 패턴(171)의 실리콘 농도를 나타낼 수 있다. 상기 예비 압축 응력 패턴(171)은 상기 예비 압축 응력 패턴(171)의 상면(s1)에 가까운 부분의 상대적인 실리콘 농도가 상기 예비 압축 응력 패턴(171)의 하면(s2)에 가까운 부분의 실리콘 농도 보다 높을 수 있다. 즉, 상기 예비 압축 응력 패턴(171) 내의 실리콘 농도는 하부로부터 상부로 갈수록 증가될 수 있다. 일 예로, 상기 실리콘의 농도 구배는 실리콘 농도가 서로 다른 복수의 실리콘-게르마늄층을 상기 리세스 영역(151) 내에 차례로 형성하여 제공될 수 있다. 이와는 다르게, 상기 실리콘의 농도 구배는 상기 예비 압축 응력 패턴(171)의 하부로부터 상부로 갈수록 점진적으로 증가할 수 있다.
도 13을 참조하여, 상기 제 1 트랜지스터 영역(10) 및 상기 제 2 트랜지스터 영역(20) 각각에 제 1 식각 정지막(163) 및 제 2 식각 정지막(164)이 형성될 수 있다. 상기 제 1 식각 정지막(163)은 상기 반도체 연장층(103) 상에 형성되고, 상기 제 2 식각 정지막(164)은 상기 예비 압축 응력 패턴(171) 상에 형성될 수 있다. 상기 식각 정지막들(163,164)은 실리콘 질화막 또는 실리콘 탄화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 및 제 2 식각 정지막들(163,164)의 형성은 동시에 수행될 수 있다. 상기 제 1 식각 정지막(163)의 두께는 상기 제 2 식각 정지막(164)의 두께 보다 두껍게 형성될 수 있다.
상기 제 1 및 제 2 식각 정지막들(163,164)의 형성은 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170)의 노출된 표면 상에 질소 및 탄소 원자들 중 적어도 하나(이하, 반응 원자들)를 확산시키는 것을 포함할 수 있다. 즉, 상기 반응 원자들 중 적어도 하나가 상기 반도체 연장층(103) 및 상기 예비 압축 응력 패턴(171)의 노출된 표면으로 확산되어 상기 반도체 연장층(103) 및 상기 예비 압축 응력 패턴(171)을 구성하는 원자들과 결합될 수 있다. 일 예로, 상기 반도체 연장층(103)이 실리콘층이고 상기 예비 압축 응력 패턴(171)이 실리콘-게르마늄층인 경우, 상기 반도체 연장층(103) 및 상기 예비 압축 응력 패턴(171) 상부의 실리콘 원자와 상기 반응 원자들이 결합하여 실리콘 질화막 및/또는 실리콘 탄화막을 형성할 수 있다.
상기 예비 압축 응력 패턴(171)이 실리콘-게르마늄인 경우, 상기 예비 압축 응력 패턴(171) 내의 실리콘 원자들은 게르마늄 원자들 보다 반응성이 클 수 있다. 따라서 실질적으로 상기 예비 압축 응력 패턴(171) 내의 실리콘 원자들만이 상기 반응 원자들과 반응하거나, 게르마늄 원자들 중 소수의 원자들만 상기 반응 원자들과 반응할 수 있다. 상기 예비 압축 응력 패턴(171)의 실리콘 농도는 상기 반도체 연장층(103)의 실리콘 농도보다 낮다. 따라서 상기 공정에 의하여 형성된 상기 제 2 식각 정지막(164)의 두께는 상기 제 1 식각 정지막(163)의 두께 보다 얇을 수 있다. 일 예로, 상기 제 1 식각 정지막(163)의 두께는 상기 제 2 식각 정지막(164)의 두께 보다 약 30-60% 두꺼울 수 있다.
상기 예비 압축 응력 패턴(171)의 실리콘 농도가 변화되어 압축 응력 패턴(172)이 형성될 수 있다. 상술한 바와 같이, 상기 예비 압축 응력 패턴(171)의 상부, 즉 상기 제 2 식각 정지막(164)에 인접한 영역 내의 게르마늄 원자들은 상기 제 2 식각 정지막(164)의 형성시 반응에 참여하지 않을 수 있다. 즉, 상기 제 2 식각 정지막(164)이 형성됨에 따라, 상기 예비 압축 응력 패턴(171) 상부의 게르마늄 농도가 높아질 수 있다. 본 발명의 제 2 실시예에 따르면, 상기 예비 압축 응력 패턴(171)의 하부의 실리콘의 농도를 상부의 실리콘의 농도보다 높게 하여 게르마늄 원자들이 압축 응력 패턴의 상부에 집중되는 것을 방지할 수 있다. 상기 제 2 식각 정지막(164)의 형성이 완료된 후, 상기 압축 응력 패턴(171)은 상부와 하부의 게르마늄 농도가 실질적으로 동일할 수 있다.
도 14를 참조하여, 배리어 패턴(191) 및 게이트 전극(192)이 형성될 수 있다. 상기 배리어 패턴(191) 및 상기 게이트 전극(192)의 형성에 의하여 제 1 및 제 2 게이트 구조체들(143,144)이 형성될 수 있다. 상기 배리어 패턴(191) 및 게이트 전극(192)의 형성 공정은 상기 더미 게이트 전극(120) 및 상기 더미 하드마스크 패턴(127)을 제거한 후, 배리어막(미도시) 및 게이트 전극막(미도시)를 차례로 형성하는 것을 포함할 수 있다. 상기 제 1 층간 절연막(185)이 노출될 때까지 평탄화 공정을 진행하여 상기 배리어 패턴(191) 및 상기 게이트 전극(192)이 형성될 수 있다. 상기 배리어막은 확산 배리어막을 포함할 수 있다. 일 예로, 상기 확산 배리어막은 도전성 금속 질화막으로 형성될 수 있다. 일 예로 상기 확산 배리어막은 티타늄 질화막, 탄탈륨 질화막 또는 텅스텐 질화막 중 적어도 하나일 수 있다. 상기 게이트 전극막은 금속막일 수 있다. 일 예로, 상기 게이트 전극막은 알루미늄 또는 구리일 수 있다.
상기 배리어 패턴(191) 및 상기 게이트 전극(192)이 형성된 결과물 상에 제 2 층간 절연막(187)이 형성될 수 있다. 상기 제 2 층간 절연막(187)은 상기 제 1 층간 절연막(185)과 동일한 물질일 수 있다. 상기 제 1 및 제 2 층간 절연막들(185, 187)을 관통하는 제 1 및 제 2 콘택홀들(116, 117)이 형성될 수 있다. 상기 제 1 콘택홀(116) 및 상기 제 2 콘택홀(117)은 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170)의 상면을 노출할 수 있다. 상기 콘택홀들(116,117)은 건식 식각 공정에 의하여 형성될 수 있다. 상기 콘택홀들(116,117)에 의하여 노출된 상기 반도체 연장층(103) 및 상기 압축 응력 패턴(170) 상에 각각 제 1 콘택 플러그(196) 및 제 2 콘택 플러그(197)가 형성될 수 있다. 상기 제 1 콘택 플러그(196)는 상기 반도체 연장층(103)과 전기적으로 연결되고, 상기 제 2 콘택 플러그(197)는 상기 압축 응력 패턴(170)과 전기적으로 연결될 수 있다. 상기 제 1 콘택 플러그(196)와 상기 반도체 연장층(103) 사이에 제 1 금속-반도체 화합물층(194)이 형성되고, 상기 제 2 콘택 플러그(197)와 상기 압축 응력 패턴(170) 사이에 제 2 금속-반도체 화합물층(195)이 형성될 수 있다. 상기 반도체 연장층(103)이 실리콘층인 경우에, 상기 제 1 금속-반도체 화합물층(194)은 금속 실리사이드일 수 있다. 상기 압축 응력 패턴(170)이 실리콘-게르마늄으로 형성되는 경우에, 상기 제 2 금속-반도체 화합물층(195)은 금속-실리콘-게르마늄 화합물일 수 있다.
상기 제 1 콘택 플러그(196) 및 상기 제 2 콘택 플러그(197)는 동시에 형성될 수 있다. 일 예로, 상기 콘택 플러그들(196,197)은 상기 콘택홀들(116,117)을 채우는 도전물질층(미도시)을 형성한 후, 상기 제 2 층간 절연막(187)이 노출될 때까지 평탄화 공정을 진행하여 형성될 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 제 1 및 제 2 식각 정지막들(163,164)이 상기 스페이서 패턴(131,132)의 측벽 상에 형성되지 않을 수 있다. 따라서 게이트들 사이의 공간이 증가되어 게이트들 사이에 층간 절연막을 용이하게 형성할 수 있다. 본 발명의 제 2 실시예에 따르면, 압축 응력 패턴 내에 게르마늄원자들이 집중되는 것을 방지하여 반도체 장치의 전기적 특성을 향상시킬 수 있다.
도 15 내지 도 21을 참조하여, 본 발명의 제 3 실시예가 설명될 수 있다. 설명의 간략화를 위하여 중복되는 기술적 특징들은 설명이 생략될 수 있다.
도 15 내지 도 17을 참조하여, 도 1을 참조하여 설명된 결과물 상에 제 1 식각 정지막(165) 및 제 2 식각 정지막(166)이 형성될 수 있다. 도 16은 도 15의 D영역의 확대도이고, 도 17은 도 15의 E영역의 확대도이다. 상기 제 1 및 제 2 식각 정지막들(161,162)의 형성은 동시에 수행될 수 있다. 상기 제 1 식각 정지막(165)은 상기 제 1 더미 게이트 구조체(141)에 의하여 노출된 상기 기판(100) 상에 형성될 수 있다. 상기 제 1 식각 정지막(165)의 상면은 기판의 상면(s3)으로부터 d1만큼 위로 이격되어 있고, 상기 제 1 식각 정지막(165)의 하면은 기판의 상면(s3)으로부터 d3만큼 아래로 이격되어 있다. 즉, 상기 기판의 상면(s3)은 상기 제 1 식각 정지막(165)의 상면과 하면 사이에 제공된다. 이는 상기 기판(100)의 일부가 소모되어 상기 제 1 식각 정지막(165)이 형성되기 때문이다. 제 2 식각 정지막(166)이 상기 압축 응력 패턴(170) 상에 형성된다.
상기 제 1 및 제 2 식각 정지막들(165,166)의 형성은 상기 기판(100) 및 상기 압축 응력 패턴(170)의 노출된 표면 상에 질소 및 탄소 원자들 중 적어도 하나(이하, 반응 원자들)를 확산시키는 것을 포함할 수 있다. 즉, 상기 반응 원자들 중 적어도 하나가 상기 기판(100) 및 상기 압축 응력 패턴(170)의 노출된 표면으로 확산되어 상기 기판(100) 및 상기 압축 응력 패턴(170)을 구성하는 원자들과 결합될 수 있다. 일 예로, 상기 기판(100)이 실리콘층이고 상기 압축 응력 패턴(170)이 실리콘-게르마늄층인 경우, 상기 반응 원자들은 상기 기판(100) 및 상기 압축 응력 패턴(170) 상부의 실리콘 원자와 결합하여 실리콘 질화막 및/또는 실리콘 탄화막을 형성할 수 있다. 즉, 상기 기판(100) 및 상기 압축 응력 패턴(170)의 노출된 상부가 소모되며 상기 제 1 및 제 2 식각 정지막들(165,166)이 형성될 수 있다. 상기 압축 응력 패턴(170)이 실리콘-게르마늄인 경우, 상기 압축 응력 패턴(170) 내의 실리콘 원자들은 게르마늄 원자들 보다 반응성이 클 수 있다. 따라서 실질적으로 상기 압축 응력 패턴(170) 내의 실리콘 원자들만이 상기 반응 원자들과 반응하거나, 게르마늄 원자들 중 소수의 원자들만 상기 반응 원자들과 반응할 수 있다. 상기 압축 응력 패턴(170)의 실리콘 농도는 상기 기판(100)의 실리콘 농도보다 낮다. 따라서 상기 공정에 의하여 형성된 상기 제 2 식각 정지막(166)의 두께(t4)는 상기 제 1 식각 정지막(165)의 두께(t3) 보다 얇을 수 있다. 일 예로, 상기 제 1 식각 정지막(165)의 두께는 상기 제 2 식각 정지막(166)의 두께 보다 약 30-60% 두꺼울 수 있다.
상기 제 1 및 제 2 식각 정지막들(165,166)은 상기 압축 응력 패턴(170)과 상기 기판(100) 상에 선택적으로 형성될 수 있다. 즉, 상기 반응 원자들은 상기 압축 응력 패턴(170)과 상기 기판(100)의 실리콘 원자들과 선택적으로 반응할 수 있다. 따라서, 상기 제 1 및 제 2 식각 정지막들(165,166)은 스페이서 패턴(131,132) 상에 형성되지 않을 수 있다. 즉, 상기 제 1 및 제 2 식각 정지막들(165,166)은 상기 스페이서 패턴(131,132)을 노출할 수 있다.
상기 제 1 식각 정지막(165)의 일부는 상기 스페이서 패턴(131,132) 아래로 소정의 거리(d2)만큼 연장될 수 있다. 일 예로, 상기 제 1 식각 정지막(165)을 상기 제 1 실시예보다 두껍게 형성시키는 경우, 반응 원자들이 상기 스페이서 패턴(131,132) 아래의 상기 기판(100)으로 침투하여 상기 제 1 식각 정지막(165)이 상기 스페이서 패턴(131,132)아래로 연장될 수 있다.
도 18을 참조하여, 상기 더미 게이트 전극(120) 및 상기 더미 하드마스크 패턴(127)이 제거될 수 있다. 상기 더미 게이트 전극(120) 및 상기 더미 하드마스크 패턴(127)이 제거는 상기 기판(100)을 덮는 제 1 층간 절연막(185)을 형성한 후, 평탄화 공정에 의하여 상기 더미 하드마스크 패턴(127)을 노출하는 공정을 포함할 수 있다. 상기 제 1 층간 절연막(185)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 층간 절연막(185)은 화학 기상 증착법에 의하여 형성될 수 있다. 상기 노출된 더미 하드마스크 패턴(127) 및 그 아래의 상기 더미 게이트 전극(120)이 제거되어 개구부(186)가 형성될 수 있다. 상기 개구부(186)는 상기 제 1 스페이서(131) 및 상기 게이트 절연 패턴(111)에 의하여 정의되는 영역일 수 있다.
도 19를 참조하여, 상기 개구부(186) 내에 배리어 패턴(191) 및 게이트 전극(192)이 형성될 수 있다. 상기 배리어 패턴(191) 및 게이트 전극(192)의 형성에 의하여 제 1 및 제 2 게이트 구조체들(143,144)이 형성될 수 있다. 상기 배리어 패턴(191) 및 상기 게이트 전극(192)은 상기 개구부(186)가 형성된 결과물 상에 상기 기판(100) 상에 배리어막(미도시) 및 게이트 전극막(미도시)를 차례로 형성한 후, 상기 제 1 층간 절연막(185)이 노출될 때까지 평탄화 공정을 진행하여 형성될 수 있다. 상기 배리어막은 확산 배리어막을 포함할 수 있다. 일 예로, 상기 확산 배리어막은 도전성 금속 질화막으로 형성될 수 있다. 일 예로 상기 확산 배리어막은 티타늄 질화막, 탄탈륨 질화막 또는 텅스텐 질화막 중 적어도 하나일 수 있다. 상기 게이트 전극막은 금속막일 수 있다. 일 예로, 상기 게이트 전극막은 알루미늄 또는 구리일 수 있다. 상기 배리어 패턴(191) 및 상기 게이트 전극(192)이 형성된 결과물 상에 제 2 층간 절연막(187)이 형성될 수 있다.
도 20을 참조하여, 상기 제 1 및 제 2 층간 절연막들(185, 187)을 관통하는 제 3 및 제 4 콘택홀들(188, 189)이 형성될 수 있다. 상기 제 3 및 제 4 콘택홀들(188,189)은 상기 제 2 스페이서(132)의 측벽을 노출하는 형상일 수 있다. 상기 제 2 스페이서(132)는 상기 제 1 및 제 2 층간 절연막들(185,187)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 제 2 스페이서(132)는 실리콘 질화막 또는 실리콘 산화질화막이고, 상기 제 1 및 제 2 층간 절연막들(185,197)은 실리콘 산화막일 수 있다. 상기 선택적 식각 공정 이전에, 상기 게이트 구조체들(143,144)의 상부에 보호층(미도시)이 추가로 제공될 수 있다. 상기 보호층은 상기 제 1 및 제2 층간 절연막들(185,187)과 식각 선택성있는 물질로 형성될 수 있다. 상기 제 3 및 제 4 콘택홀들(188,189) 내에 제 3 콘택 플러그(198) 및 제 4 콘택 플러그(199)가 각각 형성될 수 있다. 상기 제 3 및 제 4 콘택 플러그들(198,199)은 상기 게이트 구조체들(143,144)과 자기 정렬된(self-aligned) 형상일 수 있다. 상기 제 3 및 제4 콘택 플러그들(198,199)이 형성된 후, 상기 제 1 식각 정지막(165)의 일부가 상기 스페이서 패턴(131,132) 아래에 잔존할 수 있다. 상술한 바와 같이 상기 제 3 및 제 4 콘택 플러그들(198,199)을 자기 정렬 방식으로 형성하는 경우, 상기 제 3 및 제 4 콘택 플러그들(198,199)의 폭을 보다 넓힐 수 있다. 따라서 상기 제 3 콘택 플러그(198)과 상기 기판(100) 사이, 및 상기 제 4 콘택 플러그(199)와 상기 압축 응력 패턴(170) 사이를 보다 안정적으로 전기적으로 연결할 수 있다. 또한, 상기 제 3 콘택 플러그(198)의 형성 후 잔존하는, 상기 제 1 식각정지막(165)의 일부는 누설 전류를 보다 완화할 수 있다.
상기 기판(100)과 상기 제 3 콘택 플러그(198) 사이에 제 1 금속-반도체 화합물층(194)이 형성되고, 상기 압축 응력 패턴(170)과 상기 제 4 콘택 플러그(199) 사이에 제 2 금속-반도체 화합물층(195)이 형성될 수 있다. 상기 기판(100)이 실리콘층인 경우에, 상기 제 1 금속-반도체 화합물층(194)은 금속 실리사이드일 수 있다. 상기 압축 응력 패턴(170)이 실리콘-게르마늄으로 형성되는 경우에, 상기 제 2 금속-반도체 화합물층(195)은 금속-실리콘-게르마늄 화합물일 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제 1 내지 제 2 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 플래쉬 기억 소자, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10,20: 트랜지스터 영역 103: 반도체 연장층
105,106:활성부 110:소자 분리패턴
111:게이트 절연 패턴 131,132: 스페이서
120:더미 게이트 전극 127:더미 하드마스크 패턴
161:제 1 식각 정지막 162:제 2 식각 정지막
170,172:압축 응력 패턴
105,106:활성부 110:소자 분리패턴
111:게이트 절연 패턴 131,132: 스페이서
120:더미 게이트 전극 127:더미 하드마스크 패턴
161:제 1 식각 정지막 162:제 2 식각 정지막
170,172:압축 응력 패턴
Claims (10)
- 엔모스 영역과 피모스 영역을 포함하는 기판;
상기 기판 상에 제공되고 게이트 패턴 및 스페이서 패턴을 포함하는 게이트 구조체;
상기 엔모스 영역의 상기 기판 상의 제 1 식각 정지막;
상기 피모스 영역의 상기 기판 상의 제 2 식각 정지막;
상기 제 1 및 제 2 식각 정지막들을 관통하는 콘택홀; 및
상기 콘택홀 내의 콘택 플러그를 포함하고,
상기 1 식각 정지막의 두께는 상기 제 2 식각 정지막의 두께 보다 두꺼운 반도체 장치. - 제 1 항에 있어서,
상기 피모스 영역의 상기 기판 내에 제공되는 압축 응력 패턴; 및
상기 엔모스 영역의 상기 기판 상에 반도체 연장층을 더 포함하고,
상기 제 1 식각 정지막은 상기 반도체 연장층 상에 제공되고 상기 제 2 식각 정지막은 상기 압축 응력 패턴 상에 제공되는 반도체 장치. - 제 2 항에 있어서,
상기 반도체 연장층의 상면은 상기 압축 응력 패턴의 상면 보다 위에 위치하는 반도체 장치. - 제 3 항에 있어서, 상기 콘택 플러그는,
상기 제 1 식각 정지막을 관통하여 상기 반도체 연장층과 전기적으로 연결되는 제 1 콘택 플러그; 및
상기 제 2 식각 정지막을 관통하여 상기 압축 응력 패턴과 전기적으로 연결되는 제 2 콘택 플러그를 포함하고,
상기 제 2 콘택 플러그의 길이는 상기 제 1 콘택 플러그의 길이보다 긴 반도체 장치. - 제 2 항에 있어서,
상기 압축 응력 패턴은 실리콘-게르마늄을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 식각 정지막의 두께는 상기 제 2 식각 정지막의 두께보다 30~60% 더 두꺼운 반도체 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 식각 정지막들의 측벽은 상기 스페이서 패턴의 측벽과 접촉하고,
상기 스페이서 패턴의 측벽은 상기 제 1 및 제 2 식각 정지막들의 측벽에 의하여 노출되는 반도체 장치. - 제 1 항에 있어서,
상기 스페이서 패턴은 실리콘 질화막을 포함하고, 상기 제 1 및 제 2 식각 정지막들의 밀도는 상기 실리콘 질화막의 밀도보다 높은 반도체 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 식각 정지막들은 실리콘 질화물 또는 실리콘 탄화물 중 적어도 하나를 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 식각 정지막의 상면은 상기 기판의 상면보다 위에 위치하고, 상기 제 1 식각 정지막의 하면은 상기 기판의 상면보다 아래에 위치하는 반도체 장치.
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