KR100187672B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents
반도체 소자의 콘택홀 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 콘택형성 방법에 관한 것으로, 절연산화막 형성전에 식각방지층을 접합영역 상부에만 형성하고 콘택 형성후 식각방지층을 제거하는 반도체 소자의 콘택 형성방법에 관해 기술된다.
Description
제1a도 내지 제f도는 본 발명에 따른 반도체 소자의 콘택형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 게이트 영역 4 : 접합영역
5 : 식각 방지층 6 : 절연 산화막
7 : 콘택 8 : 금속배선
9 : 스페이서 산화막 10 : 텅스텐
본 발명은 반도체 소자의 콘택형성 방법에 관한 것으로, 특히 절연산화막 형성전에 식각방지층을 접합영역 상부에만 형성하고 콘택 형성후 식각 방지층을 제거하는 반도체 소자의 콘택 형성방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 접합의 크기 및 깊이가 감소하고 콘택의 크기가 감소한다. 따라서 접합 깊이가 감소함에 따라 콘택형성시에 발생되는 실리콘 기판의 접합 영역이 접합깊이에 비해 상대적으로 많이 식각된다. 이러한 실리콘 기판의 접합 영역이 접합깊이에 비해 상대적으로 많이 식각된다. 이러한 실리콘 기판의 접합영역의 식각을 감소시키기 위해 산화막과 실리콘 기판과의 식각선택도가 큰 가스를 이용하여 콘택을 형성하는 등의 많은 연구가 진행중에 있으나 실리콘 기판 식각은 불가피한 상황이다. 또한, 콘택 크기 감소로 인해 콘택 저항의 증가를 가져오며, 이러한 콘택 저항의 증가는 RC 지연시간(Rc delay time)을 증가시켜 실제적인 전기적 신호 전달 속도를 늦추게 된다. 콘택 저항을 감소시키기 위해서는 접합 크기 만큼 콘택 크기를 증가시켜 형성할 수 있으나. 콘택 형성시에 미스얼라인(misalign)이 발생할 수 있으므로 정확한 콘택형성이 어렵다. 또한 콘택 크기가 크면 습식 또한 건식(wet 또는 dry) 식각 방법으로 형성된 콘택에 금속 배선을 형성했을 때 전기적 신호를 전달하는 다른 배선과의 전기적 교란과 단락을 유발할 수 있기 때문에 접합 위에 콘택을 형성할 때는 콘택 상부의 직각면을 소정의 경사면으로 형성하여 일정 거리의 공정 마진(margin)을 두고 콘택을 형성해야 한다. 콘택 저항 감소의 한 방법으로 접합 위 전면 TiSi2를 형성한 자정합(self-aligned junction) 공정이 많이 연구되고 있으나, 이것은 자정합 형성시에 실리콘 기판을 소모하여 실제 접합 깊이가 줄어들고, TiSi2의 열적 불안정성으로 인해 많은 문제점이 발생하고 있다.
따라서 본 발명은 절연산화막(IPO) 형성전에 식각방지층을 접합영역 상부에만 형성한 다음 콘택형성 후 식각방지층을 제거하는 방법으로 콘택 기저부에서의 금속과 접합 접촉 면적을 증가시키고 또한 콘택 형성시의 실리콘 접합 식각을 방지할 수 있는 반도체 소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판(1)상에 소자의 분리를 위한 필드 산화막(2), 게이트 영역(3), 스페이서 산화막(9) 및 n+또는 p+이온이 주입된 접합영역(4)을 형성하고, 상기 기판(1) 상부 전체면에 소정 두께의 식각방지층(5)을 형성하는 단계와, 상기 단계로부터 노광 및 식각공정으로 콘택이 형성될 부분에 상기 콘택의 크기보다 크게 식각방지층(5)을 잔류시키는 단계와, 상기 단계로부터 절연산화막(6)을 증착한 후 습식 및 건식 식각으로 콘택(7)을 형성하고 식각선택도가 높은 화학용액을 사용하여 콘택(7) 하부의 식각 방지층(5)을 제거하는 단계와, 상기 단계로부터 선택 텅스텐 증착공정을 이용하여 실리콘 기판(1)에서 텅스텐(10)을 성장시켜 콘택(7)을 완전히 매립하는 단계와, 상기 단계로부터 알루미늄 스퍼터링 증착법을 이용하여 금속배선(8)을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도는 실리콘 기판(1)상에 필드 산화막(2), 게이트 영역(3), 및 스페이서 산화막(9)을 형성한 후 n+또는 p+이온이 주입된 접합(juction)영역(4)을 형성한 다음 상기 접합영역(4) 상부에 식각방지층(5)을 전체적으로 형성한 상태의 단면도이다.
제1b도는 제1a도 상태에서 노광 및 식각공정으로 콘택이 형성될 영역에 식각방지층(예를들어 실리콘 나이트라이드(SixNy)) (5)을 남겨 놓은 상태의 단면도인데, 콘택내의 금속과 접합영역(4)의 접촉면적을 증가시키기 위해 후속 공정에 의해 형성될 콘택의 크기보다 크게 식각방지층(5)이 남아 있어야 한다.
제1c도는 제1b도의 상태에 절연산화막(6)을 증착한 다음 습식 및 건식 식각으로 콘택(7)이 형성된 상태의 단면도이다. 여기서 식각방지층(5)은 콘택(7) 형성시에 상기 접합영역(4)의 식각을 방지하는 역할을 한다.
제1d도는 제1c도의 콘택(7) 형성후 접합영역(4), 절연산화막(6) 및 식각방지층(5)과의 식각선택도가 높은 화학용액(예를들어 식각방지층이 실리콘 나이트라이드의 경우는 인산(H3PO4))을 사용하여 콘택 기저부에 남아 있는 식각방지층(5)을 제거하므로써 금속과 상기 접속될 접합영역(4)의 접촉 면적이 실제 콘택 크기보다 증가된 상태의 단면도이다.
제1e도는 제1d도의 상태에서 선택 텅스텐 증착 공정을 이용여 콘택(7)이 완전히 매립된 상태의 단면도이다. 선택 텅스텐 증착 공정은 화학기상 반응을 이용하여 실리콘 기판에서 선택적으로 텅스텐이 성장하는 공정이므로 콘택 기저부에서 텅스텐(10)이 성정하게 되어 본 발명과 같은 형상의 콘택도 완전히 매립할 수 있는 장점이 있다.
제1f도는 제1e도 상태에서 알루미늄 스퍼터링 증착법을 이용하여 금속배선(8)을 형성한 상태의 단면도이다.
상술한 바와같이 본 발명에 의하여 콘택 형성시 발생되는 접합영역(4)의 식각을 방지하고 콘택(7)내의 금속과 접합영역(4)의 접촉면적을 증가시킬 수 있으므로 콘택저항을 감소시킬 수 있는 탁월한 효과가 있다.
Claims (1)
- 반도체 소자의 콘택 형성방법에 있어서, 실리콘 기판(1)상에 소자의 분리를 위한 필드 산화막(2), 게이트영역(3), 스페이서 산화막(9) 및 n+도는 p+이온이 주입된 접합영역(4)을 형성하고, 상기 기판(1) 상부 전체면에 소정 두께의 식각방지층(5)을 형성하는 단계와, 상기 단계로부터 노광 및 식각공정으로 콘택이 형성될 부분에 상기 콘택의 크기보다 크게 식각방지층(5)을 잔류시키는 단계와, 상기 단계로부터 절연산화막(6)을 증착한 후 습식 및 건식 식각으로 콘택(7)을 형성하고 식각선택도가 높은 화학용액을 사용하여 콘택(7) 하부의 식각 방지층(5)을 제거하는 단계와, 상기 단계로부터 선택 텅스텐 증착공정을 이용하여 실리콘 기판(1)에서 텅스텐(10)을 성장시켜 콘택(7)을 완전히 매립하는 단계와, 상기 단계로부터 알루미늄 스퍼터링 증착법을 이용하여 금속배선(8)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택형성방법.
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