KR0167887B1 - 반도체 소자의 콘택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 보다 구체적으로는 콘택홀에 의해 실리사이드막을 노출시 실리사이드막의 손실을 방지하여 수율을 향상시키고, 소자의 신뢰성을 확보할 수 있는 반도체 소자의 콘택홀 형성방법에 관한 것으로 본 발명은 반도체 소자의 콘택홀을 형성시 접합 영역의 실리사이드의 손실을 방지하기 위하여 실리사이드막 상부의 질화막에 소정의 이온 주입을 실시한 다음, 식각을 실시하게 되면 언더 컷이 방지하여 실리사이드막의 손실을 방지할 수 있고, 이로 인하여 소자의 신뢰성 및 소자의 제조 수율을 향상시킨다.
Description
제1도는 종래의 반도체 소자의 콘택홀 형성방법을 나타낸 단면도.
제2도 (a) 및 (b)는 본 발명에 따른 반도체 소자의 콘택홀 형성을 순차적으로 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 절연막
3 : 폴리실리콘 4 : 측벽 스페이서
5 : 선택적 실리사이드 6 : 질화막
7 : TEOS 8 : BPSG
9 : 콘택홀 10 : Ar 이온
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 보다 구체적으로는 콘택홀에 의해 실리사이드막을 노출시 실리사이드막의 손실을 방지하여 금속 배선의 신뢰성을 향상시키고, 소자의 제조 수율을 향상시킬 수 있는 반도체 소자의 콘택홀 형성방법에 관한 것이다.
일반적으로 실리사이드는 실리콘과 내화성금속의 반응으로 형성된 전도막으로서, 반도체 소자의 게이트 전극 구성 및 접합 영역 상부에 구성되어 게이트 전극의 전도성을 개선시키거나, 또는 콘택시 접촉 저항을 감소시키는 역할을 하기도 한다. 그밖에 금속 배선막으로도 이용되어, 현재의 반도체 소자의 제조 공정에서 중요하게 이용되는 전도막이다.
여기서, 종래의 접촉 저항을 방지하기 위한 실리사이드막을 선택적으로 구비한 반도체 소자의 콘택홀 형성방법에 대하여 도면을 통하여 살펴보면 제1도에 도시된 바와 같이, 실리콘 기판(1) 상부에 게이트 절연막(2)과 도핑된 폴리실리콘(3)을 순차적으로 형성하고, 소정 부분을 식각하여 게이트 전극을 형성한 다음, 게이트 전극의 양측벽에 스페이서(4)를 형성하고, 접합 영역을 형성한다. 그 후, 노출된 실리콘 기판(1) 및 폴리실리콘막(3)상에 선택적 실리사이드막(5)를 형성하고, 전체 구조 상부에 소정 두께의 질화막(6), TEOS막(7) 및 BPSG막(8)을 적층하고, 고온 열처리하여 BPSG(8)을 플로우(flow)시킨다음, 식각 공정에 의해 상기 TEOS(7) 및 BPSG(8)의 소정 부분을 제거하여 하부에 실리사이드(5)막을 구비하고 있는 질화막(6)의 일정 부분을 노출시키고, 질화막(6)을 제거하는 통상의 식각액인 인산 용액을 이용하여 상기 노출된 질화막(6)을 식각하면 하부의 실리사이드막(5)이 노출되어 소정의 콘택홀(9)이 형성된다.
그러나 상기 콘택홀을 형성하기 위한 질화막의 식각시 사용하는 인산용액에 의해 질화막 양측 및 하부의 실리사이드막 부분에 언더 컷(under cut) 현상이 발생하여 하부의 실리사이드막의 일부가 유실되고, 이는 이후의 금속 배선 형성시 단선을 유발하게 되어 소자의 수율 저하 또는 신뢰성 문제를 일으키게 된다.
따라서, 본 발명은 질화막의 식각시 언더 컷 현상을 방지하고, 식각에 의한 하부의 실리사이드막의 손실을 최소화하여 소자의 수율 증대 및 신뢰성을 향상시킬 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여 능동 소자를 구비하여 비평탄화된 반도체 기판상의 전극 상부와 접합 영역 상부에 선택적으로 실리사이드막을 형성하는 단계; 상기 전체 구조 상부에 질화막, TEOS막 및 BPSG막을 순차적으로 적층하고, 상기 BPSG막을 고온 열처리하여 플로우시키는 단계; 상기 TEOS막과 BPSG막을 소정 부분을 식각하여 질화막의 일정 부분을 노출시키는 단계; 상기 노출된 일정 부분의 질화막상에 소정의 이온 주입을 실시하는 단계; 및 상기 이온 주입된 질화막을 식각하여 콘택홀을 형성하는 것을 특징으로 한다.
바람직하게는, 상기 이온 주입 원자는 Ar이고, 20∼100KeV 에너지 범위로, 농도는 1 × 1012~ 1 × 1018원자/cm2로 하여 이온 주입하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명을 상세히 설명하기로 한다.
첨부된 도면 제2도 (a) 및 (b)는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 순차적으로 나타낸 단면도로서, 먼저, 제2도 (a)와 같이 실리콘 기판(1) 상부에 게이트 절연막(2)와 도핑된 폴리실리콘(3)을 순차적으로 형성한 다음, 소정 부분을 제거하여 게이트 전극을 형성한 후, 게이트 전극의 양측벽에 스페이서(4)를 형성하고, 소정 영역에 이온 주입을 하여 접합 영역을 형성한다. 그 후, 노출된 실리콘 기판(1:접합 영역) 및 폴리실리콘막(3)상에 TiSi2을 선택적으로 형성하여 실리사이드막(5)을 형성한 다음, 그후, 전체 구조 상부에 약 200 내지 800Å 두께의 질화막(6)을 형성하고, 그 상부에 TEOS막(7)을 1000 내지 3000Å 정도 증착한 다음, BPSG막(8) 3000 내지 6000Å 정도 형성하고, 고온 열처리하여 BPSG(8)을 플로우시킨다. 그런다음, 상기 BPSG(8) 소정부분에 사진 식각 공정에 의해 포토레지스트 패턴을 형성하고, 이를 이용하여 하부의 TEOS(7)과 BPSG(8)을 이방성 식각하여 질화막(6)을 노출시킨다. 그런다음 상기 노출된 질화막(6)을 언더 컷 없이 식각하기 위하여 소정의 이온을 약 20~100KeV의 에너지와, 1 × 1012~ 1 × 1018원자/cm2의 농도로 주입하고, 바람직하게는 아르곤 원자(10)를 이온 주입하여 노출된 질화막(6)상에 아르곤 이온으로 인한 손상 부위(20)를 형성한다. 상기 아르곤 이온을 주입하여 손상부위를 형성한 이유는 이온 주입이 이루어진 영역은 식각 속도가 증가하게 되므로 이온 주입이 이루어지지 않은 영역과의 식각 속도의 차가 발생하게 되어 손상 부위만을 식각하기 위함이다.
그 후, 제2도 (b)에 도시된 바와 같이, 상기 질화막의 손상 부위를 인산 용액에 의해 식각하여 콘택홀(10)을 형성한다. 이때, 손상 부위와 이온 주입되지 않은 질화막간의 식각속도의 차가 현저하므로 손상 부위만이 식각이 이루어지게 되고, 또한 하부의 실리사이드막의 손실도 감소시키게 된다.
이상에서 상술한 바와 같이, 본 발명은 반도체 소자의 콘택홀을 형성시 접합 영역의 실리사이드의 손실을 방지하기 위하여 실리사이드 상부의 질화막에 소정의 이온 주입을 실시한 다음, 식각을 실시하여 언더 컷 현상을 방지하고, 하부의 실리사이드의 손실을 방지할 수 있어 금속 배선의 신뢰성 및 제조 수율을 향상시킨다.
또한 본 발명에서는 질화막의 식각 속도를 증진하기 위해 아르곤 이온을 이온 주입하여 실시하였지만, 동일한 효과를 갖는 그 밖의 이온 또한 동일한 효과를 갖는 이온이면 본 발명에 포함됨을 당업자는 알 수 있다.
Claims (5)
- 능동 소자를 구비하여 비평탄화된 반도체 기판상의 전극 상부와 접합영역 상부에 선택적으로 실리사이드막을 형성하는 단계; 상기 전체 구조 상부에 질화막, TEOS막 및 BPSG막을 적층하고, 상기 BPSG막을 고온 열처리하여 플로우시키는 단계; 상기 TEOS막과 BPSG막을 소정부분을 식각하여 질화막의 일정부분을 노출시키는 단계; 상기 노출된 질화막상에 소정의 이온 주입을 실시하는 단계; 및 상기 이온 주입된 질화막을 식각하여 콘택홀을 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제1항에 있어서, 상기 이온 주입 원자는 Ar인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제1항 또는 제2항에 있어서, 상기 이온 주입 원자는 20~100KeV에너지 범위로, 농도는 1 × 1012~ 1 × 1018원자/cm2로 하여 이온 주입하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제1항에 있어서, 상기 이온 주입된 질화막을 식각하는 방법은 인산 용액을 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제1항에 있어서, 상기 질화막의 두께는 200~800Å인 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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