KR0162141B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 게이트 전극과 불순물이온주입영역을 동시에 노출시킬 때 콘택 홀의 크기보다 노출되는 불순물이온주입영역의 면적을 크게 형성하여 설계 여유를 증가시킬 수 있는 반도체 소자 제조방법에 관한 것으로서, 실리콘 기판 상에 소정 패턴의 게이트 산화막, 폴리실리콘막 및 실리사이드막을 형성하는 단계, 게이트 측벽 스페이서와 불순물이온주입영역을 형성하는 단계, 전체 구조의 상부에 절연용 산화막을 형성하는 단계, 사진 식각법으로 콘택 홀을 형성하는 단계 및 소정의 금속 배선막을 형성하는 단계로 이루어진 반도체 소자 제조방법에 있어서, 상기 콘택 홀 형성 단계에서 실리콘 기판내에 트렌치를 형성하고 불순물을 이온주입하여 금속 배선막과 불순물이온주입영역과의 접촉 면적이 증대되어 설계 여유를 증가시켜 반도체 소자의 전기적 특성이 향상될 수 있다.

Description

반도체 소자 제조방법
제1도 및 제2도는 종래의 반도체 소자 제조방법의 공정도.
제3도의 (a) 내지 (d)는 본 발명에 따른 반도체 소자 제조방법의 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 게이트 산화막
13 : 폴리실리콘막 14 : 실리사이드막
15 : 게이트 측벽 스페이서 16 : 불순물이온주입영역
17 : 절연용 산화막 18 : 콘택 홀
19 : 트렌치 20 : 금속 배선막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 게이트 전극과 불순물이온주입영역을 동시에 노출시킬 때 콘택 홀의 크기보다 노출되는 불순물이온주입영역의 면적을 크게 형성하여 설계 여유를 증가시킬 수 있는 반도체 소자 제조방법에 관한 것이다.
일반적으로 콘택(contact)이라 함은 반도체 기판과 금속 배선, 또는 금속 배선과 반도체 전극간의 전기적으로 연결함을 의미하며, 대체적으로 콘택을 이루기 위해 하층의 금속 배선에 상층의 금속부와 전기적 절연을 목적으로 하는 절연층을 도포하고, 사진 식각 공정에 의한 콘택 홀을 형성하여 금속 또는 폴리실리콘을 콘택 홀의 오목부에 배포하여 콘택을 이루게 된다.
종래의 반도체 소자 제조방법이 제1도 및 제2도에 도시되어 있다
도시된 바와 같이 실리콘 기판(1) 상에 소정 패턴의 게이트 산화막(2), 도핑된 폴리실리콘막(3) 및 실리사이드막(4)을 형성한 다음에, 게이트 측벽 스페이서(5)를 형성시키고 불순물이온주입영역(6)을 형성시킨다. 그리고 전체 구조의 상부에 소정의 절연용 산화막(7)을 증착시킨 다음, 사진 식각법에 의해 콘택 홀(8)을 형성한다. 마지막으로 소정 패턴의 금속 배선막(9)을 형성시킨다.
그러나 이와같은 종래의 반도체 소자 제조방법은 반도체 소자의 콘택 홀의 크기가 0.5㎛이하로 미세화되어 감에 따라 불순물이온주입영역이 점차로 축소되어 반도체 소자의 전기적 특성이 약화되는 문제점이 있으며, 이를 개선하기 위해 콘택 홀의 크기를 확대하면 상대적으로 설계 여유 또는 공정 여유가 감속되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위해 안출된 본 발명은, 콘택 홀의 크기를 확대시키지 않고 불순물이온주입영역을 증가시켜 설계 여유를 확보할 수 있는 반도체 소자 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명은, 실리콘 기판 상에 소정 패턴의 게이트 산화막, 폴리실리콘막 및 실리사이드막을 형성하는 단계, 게이트 측벽 스페이서와 불순물이온주입영역을 형성하는 단계, 전체 구조의 상부에 절연용 산화막을 형성하는 단계, 사진 식각법으로 콘택 홀을 형성하는 단계 및 소정의 금속 배선만을 형성하는 단계로 이루어진 콘택 홀 형성방법에 있어서, 상기 콘택 홀 형성 단계에서 실리콘 기판내에 트렌치를 형성하고 불순물을 이온주입하는 것을 특징으로 한다.
상기 트렌치 형성시에 상기 실리사이드막과 게이트 측벽 스페이서를 식각 마스크로 사용한다.
그리고 상기 불순물은 기 주입된 불순물과 동일한 불순물을 20 내지 100(KeV), 1×1012-1×1019(원자/㎠)의 조건으로 소정의 각도로 기울여서 이온주입하는데, 바람직하게는 ±20℃ 정도로 기울여서 주입한다.
이하, 본 발명의 바림직한 실시예를 첨부도면에 의거하여 상세히 설명한다.
제3도의 (a) 내지 (d)는 본 발명에 따른 반도체 소자 제조방법의 공정도이다.
우선, (a)와 같이 실리콘 기판(11) 상에 소정 패턴의 게이트 산화막(12), 도핑된 폴리실리콘막(13) 및 실리사이드막(14)을 형성하고, 그 다음에 공지의 방법으로 게이트 측벽 스페이서(15) 및 불순물이온주입영역(16)을 형성하고, 전체 구조의 상부에 절연용 산화막(17)을 형성한다.
그 다음, (b)와 같이 소정의 사진 식각법으로 콘택 홀(18)을 형성하는데, 이때 상기 절연용 산화막(13)이 식각되어 노출된 실리사이드막(14) 및 게이트 측벽 스페이서(15)를 식각 마스크로 하여 과도식각하여 실리콘 기판(11) 내로 트렌치(19)를 형성시킨다.
그 다음, (c)와 같이 상기 트렌치(19)에 상기 불순물이온주입영역(16)에 주입된 불순물과 동일한 불순물을 20-100(KeV), 1×1012-1×1019(원자/㎠)의 조건으로 ±20℃의 각도로 기울여서 2회 반복하여 주입하여 트렌치(19)의 측벽에도 균일하게 이온주입이 이루어지게 된다.
그 다음, 소정의 금속막 배선(20)을 형성하면 (d)와 같은 형상이 이루어진다.
이와같이 본 발명은 콘택 홀을 형성할 때 과도식각하여 실리콘 기판내로 트렌치를 형성하고 불순물을 이온주입함으로서 노출되는 불순물이온주입영역의 면적을 증가되어 금속 배선막과 불순물이온주입영역과의 접촉 면적이 증대되어 설계 여유를 증가시켜 반도체 소자의 전기적 특성이 향상될 수 있는 장점이 있다.

Claims (7)

  1. 실리콘 기판 상에 소정 패턴의 게이트 산화막, 폴리실리콘막 및 실리사이드막을 형성하는 단계, 게이트 측벽 스페이서와 불순물이온주입영역을 형성하는 단계, 전체 구조의 상부에 절연용 산화막을 형성하는 단계, 사진 식각법으로 콘택 홀을 형성하는 단계 및 소정의 금속 배선막을 형성하는 단계로 이루어진 반도체 소자의 제조방법에 있어서, 상기 콘택 홀 형성 단계에서 실리콘 기판내에 트렌치를 형성하고 불순물을 이온주입하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 트렌치 형성시에 상기 실리사이드막과 게이트 측벽 스페이서를 식각 장벽으로 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 불순물은 기 주입된 불순물과 동일한 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제3항에 있어서, 상기 불순물은 소정의 각도로 기울여 이온주입하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제4항에 있어서, 상기 각도는 ±15°내지 25°정도인 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제3항에 있어서, 상기 불순물은 20∼100KeV, 1×1012∼1×1019원자/㎠의 조건으로 이온주입하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제6항에 있어서, 상기 불순물은 2회에 걸쳐서 반복 주입하는 것을 특징으로 하는 반도체 소자 제조방법.
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