CN109216278A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：形成包括PMOS区的基底，基底上形成有栅极结构、PMOS区栅极结构两侧基底内形成有P型掺杂外延层、P型掺杂外延层表面形成有硅层、基底上形成有覆盖栅极结构顶部的层间介质层；在PMOS区栅极结构两侧层间介质层内形成露出硅层的接触开口；对硅层进行金属分凝肖特基掺杂处理；在接触开口底部形成金属层；通过退火处理，使金属层与硅层反应形成金属硅化物层；在接触开口内形成接触孔插塞。金属分凝肖特基掺杂处理的掺杂离子在金属硅化物层中的固溶度小于在硅层中的固溶度，因此掺杂离子会从金属硅化物层中析出并分凝于金属硅化物层和P型掺杂外延层的界面处，从而降低PMOS的肖特基势垒高度，进而减小PMOS区的接触电阻。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，器件关键尺寸不断变小，相应出现了很多问题。如接触孔插塞与掺杂外延层之间接触电阻的增加，从而导致器件的响应速度降低，信号出现延迟，驱动电流减小，进而导致半导体器件的性能退化。
为了降低接触孔插塞与掺杂外延层的接触电阻，引入了金属硅化物工艺，所述金属硅化物具有较低的电阻率，可以显著减小接触电阻，从而提高驱动电流。
目前，对于PMOS(Metal Oxide Semiconductor)区和NMOS区而言，所采用的金属硅化物的材料相同，但金属硅化物对减小PMOS区和NMOS区的接触电阻的效果不同。当满足NMOS区的接触电阻较小的情况下，PMOS的肖特基势垒高度(Schottky Barrier Height，SBH)仍旧较大，PMOS区的接触电阻也相应较大。
因此，亟需提供一种形成方法，以减小PMOS区的接触电阻。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，减小PMOS区的接触电阻。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括PMOS区，所述基底上形成有栅极结构、所述PMOS区的栅极结构两侧基底内形成有P型掺杂外延层、所述P型掺杂外延层表面形成有硅层、所述基底上形成有覆盖所述栅极结构顶部的层间介质层；在所述PMOS区栅极结构两侧的层间介质层内形成露出所述硅层的接触开口；对所述接触开口露出的硅层进行金属分凝肖特基掺杂处理；在所述金属分凝肖特基掺杂处理后，在所述接触开口的底部形成金属层；通过退火处理，使所述金属层与所述硅层反应，形成金属硅化物层；形成所述金属硅化物层后，在所述接触开口内形成接触孔插塞。
可选的，所形成的硅层的厚度为3nm至9nm。
可选的，形成露出所述硅层的接触开口后，进行金属分凝肖特基掺杂处理之前，还包括步骤：刻蚀去除所述接触开口露出的部分厚度的所述硅层。
可选的，刻蚀去除所述接触开口露出的部分厚度的所述硅层后，剩余硅层的厚度为1nm至5nm。
可选的，所述金属分凝肖特基掺杂处理的掺杂离子为Pt离子、Co离子或Ni离子。
可选的，所述金属分凝肖特基掺杂处理的工艺为离子注入工艺，所述离子注入工艺的参数包括：掺杂离子为Pt离子，注入能量为5KeV至15KeV，注入剂量为1E13atom/cm2至1E15atom/cm2。
可选的，所述金属分凝肖特基掺杂处理的掺杂深度占所述硅层厚度的比例为1/3至2/3。
可选的，形成露出所述硅层的接触开口后，进行所述金属分凝肖特基掺杂处理之前，还包括步骤：对所述接触开口露出的硅层进行第一预非晶化处理。
可选的，采用同一光罩，进行所述第一预非晶化处理和所述金属分凝肖特基掺杂处理。
可选的，所述第一预非晶化处理的工艺为P型杂质分凝肖特基掺杂工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子包括B、Ga和In中的一种或多种。
可选的，所述P型杂质分凝肖特基掺杂工艺为离子注入工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子为B；所述离子注入工艺的参数包括：注入的离子源为B，注入能量为0.5KeV至5KeV，注入剂量为1E14atom/cm2至5E15atom/cm2；或者，注入的离子源为BF2，注入能量为1.5KeV至15KeV，注入剂量为1E14atom/cm2至5E15atom/cm2。
可选的，所述基底还包括NMOS区，所述NMOS区的栅极结构两侧基底内形成有N型掺杂外延层；所述接触开口还形成于所述NMOS区栅极结构两侧的层间介质层内，且露出所述N型掺杂外延层。
可选的，形成所述接触开口后，在所述接触开口的底部形成金属层之前，还包括步骤：对所述接触开口露出的N型掺杂外延层进行第二预非晶化处理。
可选的，所述第二预非晶化处理的工艺为N型杂质分凝肖特基掺杂工艺，所述N型杂质分凝肖特基掺杂工艺的掺杂离子包括P、As和Sb中的一种或多种。
可选的，所述N型杂质分凝肖特基掺杂工艺为离子注入工艺，所述N型杂质分凝肖特基掺杂工艺的掺杂离子为P；所述离子注入工艺的参数包括：注入离子为P，注入能量为1KeV至6KeV，注入剂量为1E15atom/cm2至1E16atom/cm2。
可选的，形成基底的步骤中，所述基底包括衬底、以及位于所述衬底上分立的鳍部。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括PMOS区；栅极结构，位于所述基底上；P型掺杂外延层，位于所述PMOS区栅极结构两侧基底内；金属硅化物层，位于所述P型掺杂外延层表面，其中，所述金属硅化物层和所述P型掺杂外延层界面处具有掺杂离子，且所述掺杂离子通过金属分凝肖特基掺杂处理的方式掺入；层间介质层，位于所述基底上且覆盖所述栅极结构顶部；接触孔插塞，位于所述金属硅化物层上且贯穿所述层间介质层。
可选的，所述掺杂离子为Pt离子、Co离子或Ni离子。
可选的，所述基底包括衬底、以及位于所述衬底上分立的鳍部。
与现有技术相比，本发明的技术方案具有以下优点：
形成露出硅层的接触开口后，对所述接触开口露出的硅层进行金属分凝肖特基掺杂处理，后续在所述接触开口的底部形成金属层后，所述金属层与所述硅层反应，形成金属硅化物层；由于所述金属分凝肖特基掺杂处理的掺杂离子在所述金属硅化物层中的固溶度小于在所述硅层中的固溶度，因此所述掺杂离子会从所述金属硅化物层中析出，并分凝于所述金属硅化物层和所述P型掺杂外延层的界面处，从而降低PMOS的肖特基势垒高度，进而减小PMOS区的接触电阻。
可选方案中，形成露出所述硅层的接触开口后，进行所述金属分凝肖特基掺杂处理之前，还包括步骤：对所述接触开口露出的硅层进行第一预非晶化处理，所述第一预非晶化处理的工艺为P型杂质分凝肖特基掺杂工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子包括B、Ga和In中的一种或多种；一方面，与预非晶化处理常采用的掺杂离子(例如Ge离子)相比，由于B、Ga和In的原子质量更小，因此所述第一预非晶化处理能够实现较小的注入能量和较大的注入剂量，注入能量和注入剂量可以得到精确控制，从而在实现所述第一预非晶化处理的工艺效果的同时，避免所述P型掺杂外延层受到注入损伤的问题，且可以避免出现所述P型掺杂外延层发生应力释放(Stress Release)的问题；另一方面，在后续形成金属硅化物层的退火处理过程中，所述退火处理也同时驱使所述第一预非晶化处理的掺杂离子分凝于所述金属硅化物层和所述P型掺杂外延层的界面处，从而有利于进一步降低PMOS区肖特基势垒高度。
可选方案中，采用同一光罩，进行所述第一预非晶化处理和所述金属分凝肖特基掺杂处理，因此可以避免多余光罩的使用，从而降低工艺成本。
可选方案中，所述基底还包括NMOS区，所述NMOS区的栅极结构两侧基底内形成有N型掺杂外延层，所述金属分凝肖特基掺杂处理未对所述N型掺杂外延层进行掺杂，因此可以避免对NMOS的肖特基势垒高度产生影响，即NMOS仍可以保持较小的肖特基势垒高度，从而避免出现NMOS区的接触电阻增大的问题。
可选方案中，形成所述接触开口后，在所述接触开口的底部形成金属层之前，还包括步骤：对所述接触开口露出的N型掺杂外延层进行第二预非晶化处理，所述第二预非晶化处理的工艺为N型杂质分凝肖特基掺杂工艺，所述N型杂质分凝肖特基掺杂工艺的掺杂离子包括P、As和Sb中的一种或多种；一方面，与预非晶化处理常采用的掺杂离子(例如Ge离子)相比，由于P、As和Sb的原子质量更小，因此所述第二预非晶化处理能够实现较小的注入能量和较大的注入剂量，注入能量和注入剂量可以得到精确控制，从而在实现所述第二预非晶化处理的工艺效果的同时，避免所述N型掺杂外延层受到注入损伤的问题；另一方面，在后续形成金属硅化物层的退火处理过程中，所述退火处理也同时驱使所述第二预非晶化处理的掺杂离子分凝于所述金属硅化物层和所述N型掺杂外延层的界面处，从而有利于进一步降低NMOS的肖特基势垒高度。
附图说明
图1至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，PMOS区的接触电阻有待减小。
在半导体结构的形成过程中，金属硅化层通常是由金属层与掺杂外延层反应所形成。目前，金属层主要采用的材料为Ti。对于NMOS区而言，采用材料为Ti的金属层，能够有效降低NMOS的肖特基势垒高度；但是对于PMOS区而言，当采用材料为Ti的金属层时，PMOS的肖特基势垒高度仍旧较大，从而导致减小接触电阻的效果不明显。
为了解决所述技术问题，本发明在形成露出硅层的接触开口后，对所述接触开口露出的硅层进行金属分凝肖特基掺杂处理；由于所述金属分凝肖特基掺杂处理的掺杂离子在金属硅化物层中的固溶度小于在硅层中的固溶度，因此所述掺杂离子会从所述金属硅化物层中析出，并分凝于所述金属硅化物层和所述P型掺杂外延层的界面处，从而降低PMOS的肖特基势垒高度，进而减小PMOS区的接触电阻。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图14是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
结合参考图1至图4，形成基底(未标示)，所述基底包括PMOS区I，所述基底上形成有栅极结构120(如图4所示)、所述PMOS区I的栅极结构120两侧基底内形成有P型掺杂外延层130(如图1所示)、所述P型掺杂外延层130表面形成有硅层135(如图1所示)、所述基底上形成有覆盖所述栅极结构120顶部的层间介质层(未标示)。
所述基底用于为后续步骤提供操作基础，所述PMOS区I用于形成PMOS。
本实施例中，后续所形成半导体结构为CMOS，所以所述基底100还包括用于形成NMOS的NMOS区II。在其他实施例中，所形成半导体结构也可以仅为PMOS，则所述基底仅具有PMOS区。
相应的，所述NMOS区II的栅极结构120两侧基底内形成有N型掺杂外延层140(如图1所示)。
本实施例中，所述PMOS区I与所述NMOS区II相邻设置。在其他实施例中，所述PMOS区与所述NMOS区也可以间隔设置。
本实施例中，所形成半导体结构具有鳍式结构，即所形成的器件为鳍式场效应晶体管，因此所述基底包括衬底100(如图1所示)、以及位于所述衬底100上分立的鳍部110(如图1所示)。在其他实施例中，所形成半导体结构也可以为平面结构，相应的，所述基底为平面衬底。
所述衬底100为后续形成半导体结构提供工艺操作平台，后续所形成半导体结构的沟道位于所述鳍部110内。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述栅极结构120为金属栅极结构，所述栅极结构120包括栅介质层和金属栅极。在其他实施例中，所述栅极结构也可以为多晶硅栅极结构等其他结构。
以下结合附图，对形成所述基底、栅极结构120、P型掺杂外延层130、硅层135、N型掺杂外延层140和层间介质层的步骤做详细说明。
参考图1，具体地，形成所述衬底100和鳍部110的步骤包括：提供初始基底；在所述初始基底表面形成图形化的鳍部掩膜层(图未示)；以所述鳍部掩膜层为掩膜刻蚀所述初始基底，刻蚀后的剩余所述初始基底作为衬底100，位于所述衬底100上的凸起作为鳍部。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部掩膜层。所述鳍部掩膜层的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部掩膜层顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。
继续参考图1，需要说明的是，形成所述衬底100和鳍部110后，还包括步骤：在所述衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件和鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述衬底100上形成隔离膜，所述隔离膜顶部高于所述鳍部掩膜层(图未示)顶部；研磨去除高于所述鳍部掩膜层顶部的隔离膜；通过回刻的方式去除部分厚度的剩余隔离膜，形成隔离结构101；去除所述鳍部掩膜层。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺形成所述半导体结构的金属栅极结构，因此继续参考图1，形成所述隔离结构101后，形成横跨所述鳍部110，且覆盖所述鳍部110部分顶部和部分侧壁表面的伪栅结构121。
所述伪栅结构121用于为后续栅极结构的形成占据空间位置。
本实施例中，所述伪栅结构121为叠层结构，包括伪氧化层(图未示)和位于所述伪氧化层上的伪栅极(图未示)。在其他实施例中，所述伪栅结构还可以为单层结构，相应的，所述伪栅结构仅包括伪栅层。
本实施例中，所述伪氧化层的材料为氧化硅。在其他实施例中，所述伪氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅层的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
具体的，形成所述伪栅结构121的步骤包括：在所述隔离结构101露出的所述鳍部110表面形成氧化材料层；在所述氧化材料层上形成伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层(图未示)；以所述栅极掩膜层为掩膜，刻蚀所述伪栅材料层，露出所述氧化材料层，形成位于所述氧化材料层上的伪栅层，所述伪栅层横跨所述鳍部110且位于所述鳍部110部分顶部和部分侧壁上；去除所述伪栅层露出的氧化材料层，露出所述鳍部110的表面，被所述伪栅层覆盖的剩余氧化材料层作为伪氧化层，所述伪氧化层横跨所述鳍部110且覆盖所述鳍部110部分顶部和部分侧壁的表面。
需要说明的是，形成所述伪栅结构121后，保留位于所述伪栅结构121顶部上的栅极掩膜层。所述栅极掩膜层的材料为氮化硅，所述栅极掩膜层在后续工艺过程中用于对所述伪栅结构121顶部起到保护作用。在其他实施例中，所述栅极掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
还需要说明的是，形成所述伪栅结构121后，还包括步骤：在所述伪栅结构121的侧壁上形成侧墙125。
所述侧墙125用于保护所述伪栅结构121并定义后续所形成掺杂外延层的位置。
所述侧墙125的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙125可以为单层结构或叠层结构。本实施例中，所述侧墙125为单层结构，所述侧墙125的材料为氮化硅。
继续参考图1，在所述PMOS区I伪栅结构121两侧的鳍部110内形成P型掺杂外延层130。
所述P型掺杂外延层130用于作为后续所形成PMOS的源区(Source)或漏区(Drain)。
具体地，形成所述P型掺杂外延层130的步骤包括：采用选择性外延工艺(EPI)，在所述PMOS区I伪栅结构121两侧的鳍部110内形成第一外延层；对所述第一外延层进行P型离子掺杂以形成所述P型掺杂外延层130。
本实施例中，在形成所述第一外延层的过程中，原位自掺杂P型离子以形成所述P型掺杂外延层130。
所述第一外延层为PMOS的沟道区提供压应力作用，从而提高PMOS的载流子迁移率。
所述第一外延层的材料可以为Si或SiGe，所述P型离子包括B、Ga和In中的一种或多种。其中所述P型离子的掺杂浓度根据实际工艺需求而定。
本实施例中，所述第一外延层的材料为SiGe，所述P型离子为B离子，相应的，所述P型掺杂外延层130的材料为SiGeB。
继续参考图1，在所述NMOS区II伪栅结构121两侧的鳍部110内形成N型掺杂外延层140。
所述N型掺杂外延层140用于作为后续所形成NMOS的源区或漏区。
具体地，形成所述N型掺杂外延层140的步骤包括：采用选择性外延工艺，在所述NMOS区II伪栅结构121两侧的鳍部110内形成第二外延层；对所述第二外延层进行N型离子掺杂以形成所述N型掺杂外延层140。
本实施例中，在形成所述第二外延层的过程中，原位自掺杂N型离子以形成所述N型掺杂外延层140。
所述第二外延层的材料可以为Si或SiC，所述N型离子包括P、As和Sb中的一种或多种。其中所述N型离子的掺杂浓度根据实际工艺需求而定。
本实施例中，所述第二外延层的材料为Si，所述N型离子为P离子，相应的，所述N型掺杂外延层140的材料为SiP。
本实施例中，形成所述P型掺杂外延层130后，还包括步骤：采用选择性外延工艺，在所述P型掺杂外延层130表面形成硅层135，且在形成所述硅层135的过程中原位自掺杂P型离子。
所述硅层135的作用包括：一方面，为了减小PMOS的接触电阻，需向SiGe中掺入大量P型离子，即所述P型离子所需的掺杂浓度较高，而所述P型离子在SiGe中的固溶度较低，所述P型离子在Si中的固溶度较高，因此通过在所述P型掺杂外延层130表面形成硅层135，使所述硅层135作为所述P型离子的载体，从而经后续的激活退火处理后，使所述P型离子扩散至SiGe中；另一方面，所述第一外延层和第二外延层的材料不同，在后续刻蚀形成露出所述P型掺杂外延层130和N型掺杂外延层140的接触开口的过程中，刻蚀工艺对Si和SiGe的刻蚀速率不同，通过在所述P型掺杂外延层130表面形成硅层135，使所述硅层135作为刻蚀停止层，即后续的刻蚀工艺在露出所述硅层135和所述N型掺杂外延层140时停止。
所述硅层135的厚度不宜过小，也不宜过大。如果所述硅层135的厚度过小，则所述硅层135用于承载B离子、以及作为刻蚀停止层的效果不佳；如果所述硅层135的厚度过大，则容易造成工艺成本的浪费，且增加后续去除所述硅层135的工艺难度。为此，本实施例中，所形成的硅层135的厚度为3nm至9nm。
需要说明的是，本实施例中，在形成所述硅层135之后形成所述N型掺杂外延层140。在其他实施例中，还可以在形成所述N型掺杂外延层之后，依次形成所述P型掺杂外延层130和硅层。
本实施例中，形成所述硅层135和所述N型掺杂外延层140后，还包括步骤：对所述基底(未标示)进行激活退火处理。
所述激活退火处理用于修复所述硅层135、第一外延层和第二外延层的晶格损伤，还用于激活所掺杂的N型离子和P型离子，此外，还用于促进所述硅层135中P型离子向所述第一外延层内扩散。
还需要说明的是，在所述激活退火处理后，还包括步骤：形成覆盖所述硅层135和N型掺杂外延层140的接触孔刻蚀停止层(Contact Etch Stop Lay，CESL)150。
本实施例中，所述接触孔刻蚀停止层150还覆盖所述伪栅结构121、鳍部110和隔离结构101。
所述接触孔刻蚀停止层150用于作为后续形成接触开口的刻蚀工艺中的刻蚀停止层，且作为后续平坦化工艺的停止位置。本实施例中，所述接触孔刻蚀停止层150的材料为氮化硅。
参考图2，在所述衬底100上形成底部介质层102，所述底部介质层102露出所述伪栅结构121顶部。
所述底部介质层102用于后续构成层间介质层，以实现相邻半导体结构之间的电隔离。
所述底部介质层102的材料为绝缘材料。本实施例中，所述底部介质层102的材料为氧化硅。在其他实施例中，所述底部介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述底部介质层102的步骤包括：在所述衬底100上形成底部介质膜，所述底部介质膜还覆盖所述伪栅结构121顶部；研磨去除高于所述伪栅结构121顶部的底部介质膜，露出所述伪栅结构121顶部，剩余底部介质膜作为所述底部介质层102。
需要说明的是，所述伪栅结构121顶部形成有栅极掩膜层(图未示)和接触孔刻蚀停止层150，因此在研磨去除高于所述伪栅结构121顶部的底部介质膜的过程中，还研磨去除所述接触孔刻蚀停止层150和栅极掩膜层，即所述底部介质层102顶部与所述伪栅结构121顶部齐平。
参考图3，去除所述伪栅结构121(如图2所示)，在所述底部介质层102内形成栅极开口；在所述栅极开口中形成栅极结构120。
本实施例中，所述伪栅结构121横跨所述鳍部110且覆盖所述鳍部110部分顶部和部分侧壁表面，因此所述栅极开口露出所述鳍部110的部分顶部和部分侧壁表面。
本实施例中，所述栅极结构120为金属栅极结构，所述栅极结构120包括：栅介质层(未标示)、以及位于所述栅介质层上的金属栅极(未标示)。
具体地，在所述栅极开口底部露出的基底上形成所述栅介质层；在所述栅介质层上形成所述金属栅极。
所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
本实施例中，所述栅极开口底部露出所述鳍部110部分顶部和部分侧壁的表面，因此所述栅介质层横跨所述鳍部110，且覆盖所述鳍部110的部分顶部和部分侧壁表面。
本实施例中，所述金属栅极的材料为W。在其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
参考图4，形成覆盖所述底部介质层102和所述栅极结构120的顶部介质层103。
所述顶部介质层103用于与所述底部介质层102一起构成层间介质层，以实现相邻半导体结构之间的电隔离。
所述顶部介质层103的材料为绝缘材料，所述顶部介质层103的材料可以为氧化硅、氮化硅或氮氧化硅等其他介质材料。本实施例中，为了提高工艺兼容性，所述顶部介质层103的材料与所述底部介质层102的材料相同，即所述顶部介质层103的材料为氧化硅。
具体地，形成所述顶部介质层103的步骤包括：形成覆盖所述底部介质层102和所述栅极结构120的顶部介质膜；对所述顶部介质膜进行平坦化工艺，形成顶部介质层103，且使所述顶部介质层103的顶部具有平坦面。
需要说明的是，本实施例中，所述栅极结构120是通过后形成高K栅介质层后形成金属栅极(high K last metal gate last)的工艺顺序形成的。在其他实施例中，还可以采用先形成高k栅介质层先形成栅电极层(high k first metal gate first)的工艺形成所述栅极结构。相应的，可以一步形成覆盖所述栅极结构的层间介质层，且在形成所述栅极结构之后，形成所述P型掺杂外延层、硅层和N型掺杂外延层。
结合参考图5和图6，在所述PMOS区I栅极结构120两侧的层间介质层(未标示)内形成露出所述硅层135的接触开口(未标示)。
本实施例中，定义所述接触开口为第一接触开口113，所述第一接触开口113为后续形成接触孔插塞提供空间位置。
所述第一接触开口113还形成于所述NMOS区II栅极结构120两侧的层间介质层内，且露出所述N型掺杂外延层140。
具体地，以所述接触孔刻蚀停止层150顶部作为刻蚀停止位置，刻蚀所述硅层135和所述N型掺杂外延层140上的层间介质层，形成贯穿所述层间介质层的第一接触开口113；沿所述第一接触开口113刻蚀所述接触孔刻蚀停止层150，使所述第一接触开口113露出所述硅层135和所述N型掺杂外延层140。
结合参考图7，需要说明的是，形成露出所述硅层135的第一接触开口113后，还包括步骤：刻蚀去除所述第一接触开口113露出的部分厚度的所述硅层135。
通过刻蚀去除部分厚度的所述硅层135，使剩余硅层135在后续形成金属硅化物(Silicide)层的过程中被完全消耗。
因此，所述硅层135的去除量不宜过少，也不宜过多。如果去除量过少，则在后续形成金属硅化物层的过程中，导致所述硅层135难以被完全消耗；如果去除量过多，则剩余硅层135厚度过小，从而对后续金属硅化物层形成造成不良影响。
本实施例中，在刻蚀去除所述第一接触开口113露出的部分厚度的所述硅层135后，剩余硅层135的厚度为1nm至5nm。
其中，由于所述硅层135和所述第二外延层的材料相同，因此在刻蚀去除所述第一接触开口113露出的部分厚度的所述硅层135的过程中，还刻蚀去除所述第一接触开口113露出的部分厚度的所述N型掺杂外延层140。
结合参考图8，还需要说明的是，形成露出所述硅层135(如图7所示)的第一接触开口113后，还包括步骤：对所述第一接触开口113露出的硅层135(如图7所示)进行第一预非晶化(Pre-amorphization Implant，PAI)处理210。
通过所述第一预非晶化处理210，不仅有利于降低PMOS的肖特基势垒高度，还可以将所述硅层135全部转化为非晶硅层160(如图8所示)，从而有利于提高后续金属硅化物层的形成质量以及质量均一性。
本实施例中，所述第一预非晶化处理210的工艺为P型杂质分凝肖特基(DopantSegregated Schottky，DSS)掺杂工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子包括B、Ga和In中的一种或多种
一方面，由于B、Ga和In的原子质量较小，因此所述第一预非晶化处理210能够实现较小的注入能量和较大的注入剂量，且注入能量和注入剂量可以得到精确控制，从而在实现所述第一预非晶化处理210的工艺效果的同时，避免所述P型掺杂外延层130受到注入损伤的问题，且可以避免出现所述P型掺杂外延层130发生应力释放的问题；另一方面，在后续形成金属硅化物层的退火处理过程中，所述退火处理也同时驱使所述第一预非晶化处理210的掺杂离子分凝于所形成金属硅化物层和所述P型掺杂外延层130的界面处，从而有利于进一步降低PMOS的肖特基势垒高度。
本实施例中，所述P型杂质分凝肖特基掺杂工艺为离子注入工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子为B。
具体地，在所述NMOS区II形成第一图形层200；以所述第一图形层200为掩膜，向所述第一接触开口113露出的硅层135注入B离子；通过灰化或湿法去胶的方式，去除所述第一图形层200。
其中，在保证所述第一预非晶化处理210的工艺效果的同时，根据实际工艺需求合理设定所述离子注入工艺的参数。
本实施例中，所述离子注入工艺的参数包括：注入的离子源为B，注入能量为0.5KeV至5KeV，注入剂量为1E14atom/cm2至5E15atom/cm2；或者，注入的离子源为BF2，注入能量为1.5KeV至15KeV，注入剂量为1E14atom/cm2至5E15atom/cm2。
参考图9，对所述第一接触开口113露出的硅层135(如图7所示)进行金属分凝肖特基(Metal Segregated Schottky，MSS)掺杂处理230。
后续消耗所述硅层160以形成金属硅化物层，由于所述金属分凝肖特基掺杂处理230的掺杂离子在所述金属硅化物层中的固溶度小于在所述硅层160中的固溶度，因此后续形成金属硅化物层后，所述掺杂离子会从所形成的金属硅化物层中析出，并分凝于所述金属硅化物层和所述P型掺杂外延层130的界面处，从而降低PMOS的肖特基势垒高度，进而减小PMOS区I的接触电阻。
其中，所述金属分凝肖特基掺杂处理230的掺杂离子可以为Pt离子、Co离子或Ni离子。
本实施例中，所述金属分凝肖特基掺杂处理230的掺杂离子为Pt离子。通过在所述硅层160中掺入Pt，能够显著地降低PMOS的肖特基势垒高度。
其中，所述金属分凝肖特基掺杂处理230的掺杂离子为金属离子，因此在刻蚀去除所述第一接触开口113露出的部分厚度的所述硅层135之后再进行所述金属分凝肖特基掺杂处理230，可以避免出现金属污染(Contamination)的问题。
本实施例中，所述金属分凝肖特基掺杂处理230的工艺为离子注入工艺。
具体地，在所述NMOS区II形成第二图形层220；以所述第二图形层220为掩膜，向所述接第一触开口113露出的硅层135注入Pt离子；通过灰化或湿法去胶的方式，去除所述第二图形层220。
需要说明的是，所述金属分凝肖特基掺杂处理230的掺杂深度不宜过小，也不宜过大。后续形成金属硅化物层后，所述掺杂离子会从所形成的金属硅化物层中析出，并分凝于所述金属硅化物层和所述P型掺杂外延层130的界面处，如果掺杂深度过小，则容易导致所述掺杂离子难以分凝于所述金属硅化物层和所述P型掺杂外延层130的界面处；如果掺杂深度过大，容易增加工艺风险，例如容易导致所述P型掺杂外延层130受到注入损伤，即所述掺杂离子注入至所述P型掺杂外延层130中，从而导致所述P型掺杂外延层130发生应力释放。
为此，本实施例中，所述金属分凝肖特基掺杂处理230的掺杂深度占所述硅层135厚度的比例为1/3至2/3。
具体地，由于形成露出所述硅层135的第一接触开口113后，还刻蚀去除所述第一接触开口113露出的部分厚度的所述硅层135，因此所述金属分凝肖特基掺杂处理230的掺杂深度占剩余硅层135厚度的比例为1/3至2/3。
本实施例中，由于在所述金属分凝肖特基掺杂处理230之前，对所述第一接触开口113露出的硅层135进行了第一预非晶化处理210(如图8所示)，将所述硅层135转化为非晶硅层160，因此本实施例中，对所述第一接触开口113露出的非晶硅层160进行所述金属分凝肖特基掺杂处理230。
而且，通过使所述硅层135实现非晶化，从而为所述金属分凝肖特基掺杂处理230提供良好的工艺基础，提高所述金属分凝肖特基掺杂处理230的掺杂深度的均一性。
根据所述金属分凝肖特基掺杂处理230的掺杂深度、同时确保后续形成金属硅化物层后，所述掺杂离子能够分凝于所述金属硅化物层和所述P型掺杂外延层130的界面处，合理设定所述离子注入工艺的参数。本实施例中，所述离子注入工艺的参数包括：掺杂离子为Pt离子，注入能量为5KeV至15KeV，注入剂量为1E13atom/cm2至1E15atom/cm2。
需要说明的是，本实施例中，由于所述第一预非晶化处理210和所述金属分凝肖特基掺杂处理230的掺杂区域相同，因此能够采用同一光罩(Mask)进行所述第一预非晶化处理210和所述金属分凝肖特基掺杂处理230，从而可以避免多余光罩的使用，进而降低工艺成本。
还需要说明的是，所述金属分凝肖特基掺杂处理230未对所述N型掺杂外延层140进行掺杂，因此可以避免对所述NMOS的肖特基势垒高度产生影响，即NMOS仍可以保持较小的肖特基势垒高度，从而避免出现NMOS区II的接触电阻增加的问题。
结合参考图10，形成所述第一接触开口113后，还包括步骤：对所述第一接触开口113露出的N型掺杂外延层140进行第二预非晶化处理310。
通过所述第二预非晶化处理310，不仅有利于降低NMOS的肖特基势垒高度，还可以将所述第二外延层转化为所述非晶硅层160，从而有利于提高后续金属硅化物层的形成质量以及质量均一性。
本实施例中，所述第二预非晶化处理310的工艺为N型杂质分凝肖特基掺杂工艺，所述N型杂质分凝肖特基掺杂工艺的掺杂离子包括P、As和Sb中的一种或多种。
一方面，由于P、As和Sb的原子质量较小，因此所述第二预非晶化处理310能够实现较小的注入能量和较大的注入剂量，且注入能量和注入剂量可以得到精确控制，从而在实现所述第二预非晶化处理310的工艺效果的同时，避免所述N型掺杂外延层140受到注入损伤的问题；另一方面，在后续形成金属硅化物层的退火处理过程中，所述退火处理也同时驱使所述第二预非晶化处理310的掺杂离子分凝于所述金属硅化物层和所述N型掺杂外延层140的界面处，从而有利于进一步降低NMOS的肖特基势垒高度。
本实施例中，所述N型杂质分凝肖特基掺杂工艺为离子注入工艺，所述N型杂质分凝肖特基掺杂工艺的掺杂离子为P。
具体地，在所述PMOS区I形成第三图形层300；以所述第三图形层300为掩膜，向所述第一接触开口113露出的N型掺杂外延层140注入P离子；通过灰化或湿法去胶的方式，去除所述第三图形层300。
其中，在保证所述第二预非晶化处理310的工艺效果的同时，根据实际工艺需求合理设定所述离子注入工艺的参数。
本实施例中，所述离子注入工艺的参数包括：注入离子为P，注入能量为1KeV至6KeV，注入剂量为1E15atom/cm2至1E16atom/cm2。
需要说明的是，本实施例中，在所述金属分凝肖特基掺杂处理230后进行所述第二预非晶化处理310。在其他实施例中，还可以先进行所述第二预非晶化处理310，再依次进行所述第一预非晶化处理和金属分凝肖特基掺杂处理。
结合参考图11，形成所述非晶硅层160后，还包括步骤：在所述栅极结构120上的层间介质层(未标示)内形成露出所述栅极结构120的第二接触开口123。
所述第二接触开口123为后续形成与所述栅极结构120电连接的接触孔插塞提供空间位置。
具体地，在所述顶部介质层103上形成第四图形层400，所述第四图形层400内具有露出所述栅极结构120上方顶部介质层103的图形开口；以所述第四图形层400为掩膜，沿所述图形开口刻蚀所述顶部介质层103，在所述PMOS区I和NMOS区II的顶部介质层103内形成露出所述栅极结构120的第二接触开口123；通过灰化或湿法去胶的方式，去除所述第四图形层400。
参考图12，在所述第一接触开口113的底部形成金属层175。
所述金属层175为后续形成金属硅化物层提供工艺基础。
本实施例中，所述金属层175的材料为Ti。在其他实施例中，所述金属层的材料还可以为Ni。
形成所述金属层175的工艺可以为原子层沉积工艺或物理气相沉积工艺。所以，所述金属层175还形成于所述第一接触开口113的侧壁、以及所述第二接触开口123的底部和侧壁。
需要说明的是，形成所述金属层175后，还包括步骤：在所述金属层175上形成阻挡层180。
所述阻挡层180的作用包括：一方面，可以防止后续在所述第一接触开口113中形成接触孔插塞时所采用的反应物与所述第一外延层和第二外延层发生反应，也可以防止所采用的反应物与后续所形成的金属硅化物层发生反应；另一方面，所述阻挡层180用于在后续形成接触孔插塞时，提高导电材料在所述第一接触开口113和第二接触开口123内的粘附性。本实施例中，所述阻挡层180的材料为TiN。
还需要说明的是，为了提高后续所形成金属硅化物层的形成质量，使所述金属硅化物层与所述N型掺杂外延层140、所述P型掺杂外延层130可以较好地实现电连接，形成所述金属层175之前，还包括步骤：对所述第一接触开口133和第二接触开口123进行预清洗工艺。
通过所述预清洗工艺，可去除所述第一接触开口133和第二接触开口123内的自然氧化层(native oxide)，为形成所述金属层175提供良好的界面态。本实施例中，所述预清洗工艺可以为SiCoNi工艺或者氢氟酸的气相刻蚀工艺。
参考图13，通过退火处理185，使所述金属层175(如图12所示)与所述硅层160(如图12所示)反应，形成金属硅化物层170。
所述金属硅化物层170用于减小后续所形成接触孔插塞与所述N型掺杂外延层140、所述P型掺杂外延层130之间的接触电阻。
本实施例中，所述金属层175与所述硅层160完全反应，以形成所述金属硅化物层170，即形成所述金属硅化物层170后，所述硅层160被消耗完。
其中，所述N型掺杂外延层140的材料为掺杂有P离子的硅，因此，所述金属层175还与所述N型掺杂外延层140中的硅反应，以形成所述金属硅化物层170。
所以，本实施例中，所述金属硅化物层170的材料为TiSi。
在其他实施例中，当所述金属层为Ni时，相应的，所形成的金属硅化物层的材料为NiSi。
本实施例中，所述退火处理为激光退火处理，所述激光退火处理的工艺压强为一个标准大气压，且为了保证所述金属层175与所述硅层160反应完全的同时，避免对所述基底内已有的掺杂离子造成不良影响，退火温度为700℃至1000℃。
在其他实施例中，所述退火处理还可以为快速热退火处理。
需要说明的是，所述金属分凝肖特基掺杂处理230的掺杂离子在所述金属硅化物层170中的固溶度小于在所述非晶硅层160(如图12所示)中的固溶度，因此形成所述金属硅化物层170后，所述金属分凝肖特基掺杂处理230的掺杂离子会从所述金属硅化物层170中析出，并分凝于所述金属硅化物层170和所述P型掺杂外延层130的界面处，从而降低PMOS的肖特基势垒高度，进而减小PMOS区I的接触电阻。
还需要说明的是，形成所述金属硅化物层170后，所述非晶硅层160被消耗完，因此所述金属硅化物层170与所述第一外延层的界面处位置就是所述非晶硅层160与所述第一外延层(未标示)界面处，即所述金属硅化物层170与所述第一外延层相接触，与所述金属硅化物层170与所述第一外延层之间还具有所述非晶硅层的方案相比，由于SiGe的禁带宽度(Band Gap)小于Si的禁带宽度，因此通过全部消耗所述非晶硅层160，有利于进一步减小所述PMOS的肖特基势垒高度。
此外，形成所述金属硅化物层170后，保留位于所述第一接触开口113侧壁、所述第二接触开口123底部和侧壁的金属层175。
参考图14，形成所述金属硅化物层170后，在所述第一接触开口113(如图13所示)内形成接触孔插塞190。
所述接触孔插塞190与所述N型掺杂外延层140、所述P型掺杂外延层130实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
所述栅极结构120上的层间介质层(未标示)内还形成有贯穿所述顶部介质层103的第二接触开口123(如图13所示)，因此所述接触孔插塞190还形成于所述第二接触开口123内，且与所述栅极结构120实现电连接。
具体地，形成所述接触孔插塞190的步骤包括：向所述第一接触开口113和第二接触开口123中填充满导电材料，所述导电材料还覆盖所述层间介质层顶部；对所述导电材料进行平坦化处理，去除高于所述层间介质层顶部的导电材料，在所述第一接触开口113和第二接触开口123内形成所述接触孔插塞190。
本实施例中，所述接触孔插塞190的材料为W，可以采用溅射工艺或电镀工艺形成所述接触孔插塞190。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
相应的，本发明还提供一种半导体结构。
继续参考图14，示出了本发明半导体结构一实施例的结构示意图。所述半导体结构，包括：
基底(未标示)，所述基底包括PMOS区I；栅极结构120，位于所述基底上；P型掺杂外延层130，位于所述PMOS区I栅极结构120两侧基底内；金属硅化物层170，位于所述P型掺杂外延层130表面，其中，所述金属硅化物层170和所述P型掺杂外延层130界面处具有掺杂离子，且所述掺杂离子通过金属分凝肖特基掺杂处理的方式掺入；层间介质层(未标示)，位于所述基底上且覆盖所述栅极结构120顶部；接触孔插塞190，位于所述金属硅化物层170上且贯穿所述层间介质层。
本实施例中，所述半导体结构为CMOS，所以所述基底100还包括NMOS区II。在其他实施例中，所述半导体结构也可以仅为PMOS，则所述基底仅具有PMOS区。
相应的，所述半导体结构还包括：N型掺杂外延层140，位于所述NMOS区II栅极结构120两侧基底内。
本实施例中，所述半导体结构为鳍式结构，即所述器件为鳍式场效应晶体管，因此所述基底包括衬底100、以及位于所述衬底100上分立的鳍部110。在其他实施例中，所述半导体结构也可以为平面结构，相应的，所述基底为平面衬底。
本实施例中，所述衬底100为硅衬底，所述鳍部110的材料为硅。
本实施例中，所述半导体结构还包括：位于所述衬底100上的隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部110顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件和鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。
本实施例中，所述栅极结构120为金属栅极结构，因此所述栅极结构120包括栅介质层(未标示)、以及位于所述栅介质层上的金属栅极(未标示)。在其他实施例中，所述栅极结构也可以为多晶硅栅极结构等其他结构。
所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
本实施例中，所述金属栅极的材料为W。在其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，所述半导体结构还包括：位于所述栅极结构120侧壁上的侧墙125，所述侧墙125用于定于所述P型掺杂外延层130和N型掺杂外延层140的位置。
所述侧墙125的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙125可以为单层结构或叠层结构。本实施例中，所述侧墙125为单层结构，所述侧墙125的材料为氮化硅。
本实施例中，所述栅极结构120是通过后形成高K栅介质层后形成金属栅极(highK last metal gate last)的工艺顺序形成，因此所述层间介质层为叠层结构。具体地，所述层间介质层包括：底部介质层102，位于所述衬底100上且露出所述伪栅结构121顶部；顶部介质层103，覆盖所述底部介质层102和所述栅极结构120。
在其他实施例中，当所述栅极结构是通过先形成高k栅介质层先形成栅电极层(high k first metal gate first)的工艺顺序形成时，则所述层间介质层为单层结构。
所述层间介质层的材料为绝缘材料。本实施例中，所述层间介质层的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述P型掺杂外延层130用于作为PMOS的源区或漏区，所述N型掺杂外延层140用于作为NMOS的源区或漏区。
所述P型掺杂外延层130的材料为掺杂有P型离子的SiGe，其中，所述P型离子包括B、Ga和In中的一种或多种。本实施例中，所述P型离子为B离子。
也就是说，所述半导体结构还包括第一外延层，所述第一外延层的材料为SiGe，且所述P型离子位于所述第一外延层内。所述第一外延层为PMOS的沟道区提供压应力作用，从而提高PMOS的载流子迁移率。
所述N型掺杂外延层140的材料为掺杂有N型离子的Si，其中，所述N型离子包括P、As和Sb中的一种或多种。本实施例中，所述N型离子为P离子。
也就是说，所述半导体结构还包括第二外延层，所述第二外延层的材料为Si，且所述N型离子位于所述第一外延层内。
本实施例中，所述半导体结构还包括接触孔刻蚀停止层150，所述接触孔刻蚀停止层150覆盖部分所述金属硅化物层170、P型掺杂外延层130和N型掺杂外延层140，且还覆盖所述侧墙125侧壁、鳍部110以及隔离结构101。
所述接触孔刻蚀停止层150用于作为形成所述金属硅化物层170和接触孔插塞190的刻蚀工艺中的刻蚀停止层。本实施例中，所述接触孔刻蚀停止层150的材料为氮化硅。
所述接触孔插塞190与所述N型掺杂外延层140、所述P型掺杂外延层130实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。其中，所述接触孔插塞190还贯穿所述底部介质层103且与所述栅极结构120实现电连接。
本实施例中，所述接触孔插塞190的材料为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
所述金属硅化物层170用于减小所述接触孔插塞190与所述N型掺杂外延层140、所述P型掺杂外延层130之间的接触电阻。
本实施例中，所述金属硅化物层170的材料为TiSi。在其他实施例中，所述金属硅化物层的材料还可以为NiSi。
所述金属硅化物层170是通过金属层与硅反应所形成，因此所述半导体结构还包括：金属层175，位于所述接触孔插塞190与所述层间介质层之间、所述接触孔插塞190与所述栅极结构120之间。
本实施例中，所述金属硅化物层170的材料为TiSi，因此所述金属层175的材料为Ti。在其他实施例中，当所述金属硅化物层的材料为NiSi时，所述金属层的材料相应为Ni。
需要说明的是，所述半导体结构还包括：阻挡层180，位于所述接触孔插塞190与所述金属层175之间，位于所述接触孔插塞190与所述金属硅化物层170之间。本实施例中，所述阻挡层180的材料为TiN。
所述金属硅化物层170和所述P型掺杂外延层130界面处具有掺杂离子，且所述掺杂离子通过金属分凝肖特基掺杂处理的方式掺入。其中，所述掺杂离子可以为Pt离子、Co离子或Ni离子。
所述掺杂离子在所述金属硅化物层170中的固溶度较小，因此形成所述金属硅化物层170后，所述掺杂离子会从所述金属硅化物层170中析出，并分凝于所述金属硅化物层170和所述P型掺杂外延层130的界面处，从而降低PMOS的肖特基势垒高度，进而减小PMOS区I的接触电阻。
本实施例中，所述掺杂离子为Pt离子。通过使所述金属硅化物层170和所述P型掺杂外延层130界面处具有Pt离子，从而能够显著地降低PMOS的肖特基势垒高度。
且由于所述金属硅化物层170和所述N型掺杂外延层140界面处不具有所述掺杂离子，所述NMOS区II的金属硅化物层170材料为TiSi，因此NMOS仍可以保持较小的肖特基势垒高度，从而避免出现NMOS区的接触电阻增加的问题。
本实施例所述半导体结构采用前述形成方法所形成，对所述半导体结构的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括PMOS区，所述基底上形成有栅极结构、所述PMOS区的栅极结构两侧基底内形成有P型掺杂外延层、所述P型掺杂外延层表面形成有硅层、所述基底上形成有覆盖所述栅极结构顶部的层间介质层；
在所述PMOS区栅极结构两侧的层间介质层内形成露出所述硅层的接触开口；
对所述接触开口露出的硅层进行金属分凝肖特基掺杂处理；
在所述金属分凝肖特基掺杂处理后，在所述接触开口的底部形成金属层；
通过退火处理，使所述金属层与所述硅层反应，形成金属硅化物层；
形成所述金属硅化物层后，在所述接触开口内形成接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所形成的硅层的厚度为3nm至9nm。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成露出所述硅层的接触开口后，进行金属分凝肖特基掺杂处理之前，还包括步骤：刻蚀去除所述接触开口露出的部分厚度的所述硅层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，刻蚀去除所述接触开口露出的部分厚度的所述硅层后，剩余硅层的厚度为1nm至5nm。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属分凝肖特基掺杂处理的掺杂离子为Pt离子、Co离子或Ni离子。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属分凝肖特基掺杂处理的工艺为离子注入工艺，所述离子注入工艺的参数包括：掺杂离子为Pt离子，注入能量为5KeV至15KeV，注入剂量为1E13atom/cm2至1E15atom/cm2。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属分凝肖特基掺杂处理的掺杂深度占所述硅层厚度的比例为1/3至2/3。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成露出所述硅层的接触开口后，进行所述金属分凝肖特基掺杂处理之前，还包括步骤：对所述接触开口露出的硅层进行第一预非晶化处理。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，采用同一光罩，进行所述第一预非晶化处理和所述金属分凝肖特基掺杂处理。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一预非晶化处理的工艺为P型杂质分凝肖特基掺杂工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子包括B、Ga和In中的一种或多种。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述P型杂质分凝肖特基掺杂工艺为离子注入工艺，所述P型杂质分凝肖特基掺杂工艺的掺杂离子为B；
所述离子注入工艺的参数包括：注入的离子源为B，注入能量为0.5KeV至5KeV，注入剂量为1E14atom/cm2至5E15atom/cm2；
或者，注入的离子源为BF2，注入能量为1.5KeV至15KeV，注入剂量为1E14atom/cm2至5E15atom/cm2。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括NMOS区，所述NMOS区的栅极结构两侧基底内形成有N型掺杂外延层；
所述接触开口还形成于所述NMOS区栅极结构两侧的层间介质层内，且露出所述N型掺杂外延层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述接触开口后，在所述接触开口的底部形成金属层之前，还包括步骤：对所述接触开口露出的N型掺杂外延层进行第二预非晶化处理。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第二预非晶化处理的工艺为N型杂质分凝肖特基掺杂工艺，所述N型杂质分凝肖特基掺杂工艺的掺杂离子包括P、As和Sb中的一种或多种。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述N型杂质分凝肖特基掺杂工艺为离子注入工艺，所述N型杂质分凝肖特基掺杂工艺的掺杂离子为P；
所述离子注入工艺的参数包括：注入离子为P，注入能量为1KeV至6KeV，注入剂量为1E15atom/cm2至1E16atom/cm2。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，形成基底的步骤中，所述基底包括衬底、以及位于所述衬底上分立的鳍部。
17.一种半导体结构，其特征在于，包括：
基底，所述基底包括PMOS区；
栅极结构，位于所述基底上；
P型掺杂外延层，位于所述PMOS区栅极结构两侧基底内；
金属硅化物层，位于所述P型掺杂外延层表面，其中，所述金属硅化物层和所述P型掺杂外延层界面处具有掺杂离子，且所述掺杂离子通过金属分凝肖特基掺杂处理的方式掺入；
层间介质层，位于所述基底上且覆盖所述栅极结构顶部；
接触孔插塞，位于所述金属硅化物层上且贯穿所述层间介质层。
18.如权利要求17所述的半导体结构，其特征在于，所述掺杂离子为Pt离子、Co离子或Ni离子。
19.如权利要求17所述的半导体结构，其特征在于，所述基底包括衬底、以及位于所述衬底上分立的鳍部。
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