TWI681311B

TWI681311B - 電路設計系統與檢查方法

Info

Publication number: TWI681311B
Application number: TW107114574A
Authority: TW
Inventors: 高淑怡; 羅幼嵐; 李孟蓉; 林筠菁
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2018-04-27
Filing date: 2018-04-27
Publication date: 2020-01-01
Also published as: US10783293B2; US20190332726A1; TW201945964A

Abstract

檢查方法包含下列操作：藉由處理器分析網表檔，以取得晶片中用於輸出訊號的第一節點，其中網表檔描述晶片之電路結構；藉由處理器根據網表檔與第一節點，尋找關聯於訊號的複數個候選節點；以及藉由處理器確認該些候選節點中之任一者是否連接至防干擾電路，以確認該訊號是否已為無干擾狀態。

Description

電路設計系統與檢查方法

本案是有關於一種電路設計系統，且特別是有關於用於檢查防干擾電路的電路設計系統與檢查方法。

在實際應用中，電子電路常受到雜訊干擾。這些雜訊通常來自多個不同來源(例如：訊號線之間的交越失真、邏輯閘的轉態延遲、不同電路之間的互感等等)。若當干擾過大，可能造成電子電路的操作發生故障。電路設計者可手動檢查晶片中的訊號是否會受到干擾。然而，當晶片中的電路數目過多，此種檢查方式無法有效率且準確地進行檢查。

為了解決上述問題，本案的一態樣係於提供一種電路設計系統，其包含記憶體與處理器。記憶體用於儲存複數個電腦程式碼。處理器用以執行該些電腦程式碼，以執行下列操作：分析一網表檔，以取得該網表檔所對應之一晶片中用於輸出一訊號的一第一節點；根據該網表檔與該第一節點，尋找關聯於該訊號的複數個候選節點；以及確認該些候選節點中之任一候選節點是否連接至一防干擾電路，以確認該訊號是否已為無干擾狀態。

本案的一態樣係於提供一種檢查方法，用於檢查一晶片中之一訊號是否為無干擾狀態。檢查方法包含下列操作：藉由一處理器分析一網表檔，以取得該晶片中用於輸出該訊號的一第一節點，其中該網表檔用於描述該晶片之電路結構；藉由該處理器根據該網表檔與該第一節點，尋找關聯於該訊號的複數個候選節點；以及藉由該處理器確認該些候選節點中之任一候選節點是否連接至一防干擾電路，以確認該訊號是否已為無干擾狀態。

綜上所述，本案所提供的電路設計系統與檢查方法可有效率地檢查晶片或積體電路中的訊號是否有正確設置防干擾電路，以確保電路操作正確。

100‧‧‧電路設計系統

110‧‧‧處理器

120‧‧‧記憶體

130‧‧‧輸入/輸出介面

200‧‧‧電路

201‧‧‧多工器

202‧‧‧正反器

203‧‧‧及閘

TR‧‧‧觸發訊號

CLK1、CLK2‧‧‧時脈訊號

C1、C2‧‧‧控制訊號

TD‧‧‧延遲

VG‧‧‧突波

300‧‧‧防干擾電路

301、302‧‧‧正反器

C2-1、C2-2‧‧‧控制訊號

I1、I2‧‧‧輸入端

O1、O2‧‧‧輸出端

320‧‧‧網表檔

321、322‧‧‧描述

400‧‧‧檢查方法

S401~S405‧‧‧操作

500‧‧‧晶片

1‧‧‧節點

P1、P2‧‧‧電源節點

2~10‧‧‧候選節點

G1、G2‧‧‧接地點

本案之圖式說明如下：第1圖為根據本案一些實施例所繪示的一種電路設計系統的示意圖；第2A圖為根據本案之一些實施例所繪示的一種電路的示意圖；第2B圖為根據本案之一些實施例所繪示的第2A圖中多個訊號的波形示意圖；第3A圖為根據本案之一些實施例所繪示的防干擾電路之示意圖；第3B圖為根據本案之一些實施例所繪示的用於描述第3A圖中的防干擾電路的網表檔之示意圖；第4圖為根據本案之一些實施例所繪示的一種檢查方法的流程圖；以及第5圖為根據本案之一些實施例所繪示一種晶片內的部分電路之示意圖。

本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本說明書的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本揭示內容之範圍與意涵。同樣地，本揭示內容亦不僅以於此說明書所示出的各種實施例為限。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

參照第1圖，第1圖為根據本案一些實施例所繪示的一種電路設計系統100的示意圖。電路設計系統100包含處理器110、記憶體120以及一或多個輸入/輸出(Input/Output,I/O)介面130。處理器110耦接至記憶體120以及多個I/O介面130。於各個實施例中，處理器110為中央處理單元(CPU)、特殊應用積體電路(Application-specific integrated circuit,ASIC)、多處理器、分散式處理系統、或合適的處理單元。用來實施處理器110的各種電路或單元皆為本揭示內容所涵蓋的範圍。

記憶體120儲存一個或多個的程式碼，其用以輔助設計積體電路。示例而言，記憶體120儲存一或多個程式碼，此程式碼以多個指令集所編碼而成，其中多個指令集用以檢查晶片或積體電路中是否有設置防干擾電路。處理器110可執行儲存於記憶體120的程式碼，且檢查防干擾電路的多個操作(如後述第4圖)可自動地被執行。

於一些實施例中，記憶體120為非暫態電腦可讀取儲存媒介，其用以儲存用以檢查多個防干擾電路的多個指令集的編碼。示例而言，記憶體120儲存有用以執行例如包含第4圖中多個操作的多個可執行指令。於一些實施例中，電腦可讀取儲存媒介為電性、磁性、光學、紅外線與/或半導體系統(或設備或裝置)。例如，電腦可讀取儲存媒介包含半導體或固態記憶體、磁帶、可移除式電腦磁碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬磁碟與/或光學磁碟。在使用光學磁碟的一個或多個實施例中，電腦可讀取儲存媒介包含唯讀記憶光碟(CD-ROM)、可重複錄寫光碟(CD-R/W)與/或數位影音光碟(DVD)。

多個I/O介面130自各種控制裝置接收多個輸入或命令，其中控制裝置可由電路設計者操控。據此，電路設計系統100可由多個I/O介面130的輸入或命令被操控。例如，電路設計者可經由多個I/O介面130輸入載有對應一積體電路之網表(netlist)檔的資料，以供處理器110進行分析。

於一些實施例中，多個I/O介面130包含一螢幕，其設置以顯示程式碼執行的狀態。於一些實施例中，多個I/O介面130包含圖形化用戶介面(GUI)。於另一些實施例中，多個I/O介面130包含鍵盤、數字鍵盤、滑鼠、軌跡球、觸控螢幕、游標方向鍵或其上述之組合，以溝通資訊與多個命令至處理器110。

為了說明後述第4圖的檢查方法400，各種相關的詞彙或元件將依序參照第2A圖至第3B圖進行說明。

第2A圖為根據本案之一些實施例所繪示的一種電路200的示意圖，且第2B圖為根據本案之一些實施例所繪示的第2A圖中多個訊號的波形示意圖。

於一些實施例中，本文所指之『干擾』泛指在電子訊號上發生的未預期轉態現象或雜訊。例如，當電子訊號通過數位邏輯電路(例如為第2A圖的電路200)或晶片的輸入輸出電路，可能引入部分的延遲時間，進而在訊號處理過程中產生突波(glitch)。如後第2B圖所示，突波VG為具有短期間的脈波，其通常會造成電路操作的故障或設計錯誤。

為易於理解，第2A圖以時脈訊號為例說明，但本案並不以此為限。電路200包含多工器201、正反器202與及閘203。當控制訊號C1為邏輯值1時，多工器201輸出觸發訊號TR至正反器202。正反器202基於觸發訊號TR被觸發以產生控制訊號C2至及閘203。如此，及閘203可根據控制訊號C2以及時脈訊號CLK1輸出時脈訊號CLK2。如第2B圖所示，若當控制訊號C2因延遲TD而未與時脈訊號CLK1同步時，時脈訊號CLK2上將發生突波VG。

第3A圖為根據本案之一些實施例所繪示的防干擾電路300之示意圖。為易於理解，第2A~2B圖以及第3A圖中的類似元件將指定為相同標號。為了進一步消除突波VG的干擾，可在電路200中採用第3A圖中的防干擾電路300。

如第3A圖所示，防干擾電路300包含正反器301與正反器302。正反器301的輸入端I1用以接收控制訊號C2，且正反器301的輸出端O1用以輸出控制訊號C2-1。正反器301設置以被時脈訊號CLK1觸發，以基於控制訊號C2輸出控制訊號C2-1。正反器302的輸入端I2耦接至正反器301的輸出端O1用以接收控制訊號C2-1，且正反器302的輸出端O2用以輸出控制訊號C2-2至及閘203。正反器302設置以被時脈訊號CLK1觸發，以基於控制訊號C2-1輸出控制訊號C2-2。據此，電路200中的及閘203可根據控制訊號C2-2以及時脈訊號CLK1輸出時脈訊號CLK2。

於一些實施例中，正反器301所接收的時脈訊號CLK1與正反器302所接收的時脈訊號CLK1可為同一訊號，但本案並不以此為限。例如，於另一些實施例中，正反器301所接收的時脈訊號CLK1與正反器302所接收的時脈訊號CLK1可為來自相同訊號源的不同時脈訊號。

於一些實施例中，若時脈訊號CLK1的週期長於正反器301的亞穩態(meta-stability)解析時間與正反器302的設置(setup)時間之總和，正反器302所輸出的控制訊號C2-2將與時脈訊號CLK1為同步的。如此一來，及閘203可輸出無突波(glitch-free)以及同步(synchronized)的時脈訊號 CLK2。

上述僅以採用兩個正反器的同步電路為示例，但本案並不以此為限。各種可用於防干擾的電路皆可用於實現防干擾電路300。例如，於一些實施例中，防干擾電路300可僅包含單一正反器。或者，於又一些實施例中，防干擾電路300亦可由具有先進先出(FIFO)功能的訊號處理電路實現。於各個實施例中，藉由檢查輸出一訊號之節點是否有正確連接至防干擾電路，可確認該訊號是否已為無干擾狀態。

第3B圖為根據本案之一些實施例所繪示的用於描述第3A圖中的防干擾電路300的網表檔320之示意圖。於一些實施例中，處理器110可執行設計工具(design tool)以解譯網表檔320，並據此獲得防干擾電路300的電路結構。如先前所述，於一些實施例中，處理器110可藉由分析自I/O介面130接收載有網表檔的資料，以判斷晶片或積體電路中是否設置有防干擾電路。

於一些實施例中，電路設計者可藉由在網表檔320內描述防干擾電路300。於一些實施例中，網表檔320的內容符合一預定類型的語法，此語法以可被電路設計系統100辨識的描述格式記錄或設計電路。於一些實施例中，預定類型的語法為BERKELEY SPICE語法。於另一些實施例中，預定類型的語法為HSPICE語法。上述語法僅為示例，本案並不以此為限。

於一些實施例中，網表檔320用於描述一或多個電路(例如：電路200與防干擾電路300)中的多個電晶體與/或主被動元件的每一節點的連接關係。舉例而言，網表檔320中包含描述321與322。在描述321，X301中的X用於呼叫預先定義好的子電路DFF，且301表示為此段描述之裝置名稱(於此例中，對應於第3A圖中的正反器301)。此外，上述的子電路DFF對應於單一正反器的內部結構，並在描述上依序定義輸入端與輸出端。例如，在描述321中，I1即用於定義正反器301的輸入端I1，O1即用於定義正反器301的輸出端O1，且CLK1用於定義正反器301由時脈訊號CLK1觸發。於一些實施例中，子電路DFF可利用語法「.subckt」預先定義於網表檔320內，但本案並不以此為限。

同樣地，在描述322中，X302表示為此段描述之裝置名稱(於此例中，對應於第3A圖中的正反器302)，O1即用於描述第3A圖中的正反器302的輸入端I2連接至正反器301的輸出端O1，O2即用於定義正反器302的輸出端O2，且CLK1用於定義正反器302由時脈訊號CLK1觸發。

於一些實施例中，電路設計者可經由電路設計系統100建立與/或編輯網表檔320。於一些實施例中，記憶體120儲存有一個或多個程式碼，其可被執行以根據網表檔320進行電路模擬與分析(例如為下述方法400)。

第3B圖中的網表檔320僅用於示例，本案並不以此為限。於不同實施例中，網表檔320可包含更多描述，以定義晶片或積體電路中整體電路連接關係以及訊號設置方式(例如：設置時脈訊號CLK1來觸發正反器301~302)。

第4圖為根據本案之一些實施例所繪示的一種檢查方法400的流程圖。為易於理解，檢查方法400將參照前述電路設計系統100、防干擾電路300以及網表檔320進行描述。

於操作S401，輸入欲檢查的訊號、網表檔與防干擾電路的資訊。例如，電路設計系統100可自I/O介面130接收指令以及載有網表檔與防干擾電路的資料。其中，上述指令用於指定欲檢查的訊號種類(例如為時脈訊號)。於一些實施例中，電路設計系統100可自動檢查晶片中有連接至I/O墊(pad)之節點是否有連接至防干擾電路。

於操作S402，自用於輸出欲檢查的訊號的節點在網表檔定義的電路中往回追溯，以尋找與欲檢查的訊號相關之候選節點。

為易於說明操作S402，請參照第5圖。第5圖為根據本案之一些實施例所繪示一種晶片500內的部分電路之示意圖。假設網表檔320所定義整體的電路對應至晶片500，處理器110在解譯網表檔320可得知晶片500的部分電路之連接關係(如第5圖所示)。

在操作S401中，處理器110得知欲檢查的訊號種類為時脈訊號。據此，處理器110分析網表檔320後得知輸出時脈訊號CLK2的節點為節點1。因此，處理器110自節點1向在晶片500中可能與產生時脈訊號CLK2有關的電路部分追溯(即虛線路徑)，以尋找多個候選節點。如第5圖所示，處理器110可基於網表檔320之資訊分析所有有耦接到節點1的多個節點2~10為候選節點。於一些實施例中，於操作S402中，處理器110可排除網表檔320中的電源節點P1~P2以及接地點 G1~G2。換言之，在追溯晶片500中與產生時脈訊號CLK2有關的電路部分的過程中，處理器110可直接排除尋找晶片500中所有的電源節點與接地點，以加快操作S402的執行速度。

繼續參照第4圖，於操作S403中，確認候選節點是否有連接到防干擾電路。若有，則執行操作S404；反之，執行操作S405。於操作S404中，確認欲檢查的訊號通過檢查。於操作S405中，確認欲檢查的訊號未通過檢查，並輸出總結報告。

於一些實施例中，在操作S403中，處理器110可根據防干擾電路的電路結構逐步地檢查候選節點，以確認候選節點是否有連接到防干擾電路。例如，如先前所述，防干擾電路300包含兩個正反器301與302，其中正反器302的輸出端關聯於時脈訊號CLK2，且正反器302的輸入端耦接至正反器301的輸出端。如此，處理器110可先確認多個候選節點中之任意一者是否有耦接到正反器的輸出端，再確認該正反器的輸入端是否有連接至另一正反器的輸出端。

例如，參照第5圖，基於網表檔320可得知候選節點7連接至正反器502的輸出端，並得知此正反器502的輸入端(即候選節點8)有連接至正反器501的輸出端(即候選節點9)。據此，處理器110可判定用於輸出時脈訊號CLK2的節點1有連接至防干擾電路300，故可確認時脈訊號CLK2可通過檢查(即操作S404)。藉由基於防干擾電路300的電路結構逐步地檢查多個候選節點，可預先在多個候選節點中移除未連接至防干擾電路300中部分電路(例如為正反器502)的一或多個節點。如此，可加快操作S403的執行速度。

於一些實施例中，若時脈訊號CLK2未通過檢查，亦即輸出時脈訊號CLK2的節點1未被判定有連接到防干擾電路300，處理器110可輸出總結報告。於一些實施例中，總結報告包含檢查結果、節點1以及多個候選節點2~10的設置關係等等資訊，以利電路設計者進行進一步的檢查。

上述檢查方法400多個步驟僅為示例，並非限定需依照此示例中的順序執行。在不違背本揭示內容的各實施例的操作方式與範圍下，在檢查方法400下的各種操作當可適當地增加、替換、省略或以不同順序執行。

上述僅以時脈訊號為例說明檢查方法400，但本案並不以此為限。於不同的實施例中，檢查方法400可用於檢查各種類型的控制訊號。

於一些實施例中，檢查方法400可實現為載於非暫態電腦可讀取媒體的一設計工具。換言之，檢查方法400可硬體、軟體、韌體或上述之任意組合實現。例如，若速度與準確度為主要考量，可主要由硬體與/或韌體實現。或者，若設計彈性為主要考量，則可主要由軟體實現。上述實現方式僅為示例，本案並不以此為限。

雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

400‧‧‧檢查方法

S401~S405‧‧‧操作

Claims

一種電路設計系統，包含：一記憶體，用於儲存複數個電腦程式碼；以及一處理器，用以執行該些電腦程式碼，以執行下列操作：分析一網表檔，以取得該網表檔所對應之一晶片中用於輸出一訊號的一第一節點；根據該網表檔與該第一節點，尋找關聯於該訊號的複數個候選節點；以及根據該網表檔獲得一防干擾電路的電路結構，並根據該防干擾電路的電路結構確認該些候選節點中之一第一候選節點是否連接至該防干擾電路，以確認該訊號是否已為無干擾狀態。
如請求項1所述的電路設計系統，其中該處理器用以分析該網表檔，以自該第一節點向該晶片中與產生該訊號有關的至少一電路部分追溯，以尋找與該訊號相關的該些候選節點。
如請求項2所述的電路設計系統，其中該些候選節點耦接至該第一節點。
如請求項2所述的電路設計系統，其中該至少一電路部分不包含該晶片中的至少一電源節點與至少一接地點。
如請求項1所述的電路設計系統，其中該處理器用以基於該防干擾電路之電路結構逐步地檢查該些候選節點，以確認該第一候選節點是否有連接到防干擾電路。
如請求項1所述的電路設計系統，其中該防干擾電路包含一第一正反器與一第二正反器，且確認該第一候選節點是否連接至該防干擾電路的操作包含：根據該網表檔確認該第一候選節點是否連接至該第二正反器的一輸出端；若該第一候選節點是連接至該第二正反器的該輸出端，根據該網表檔確認該第二正反器的一輸入端是否連接至該第一正反器的一輸出端；以及若該第二正反器的該輸入端是連接至該第一正反器的該輸出端，確認該訊號為無干擾狀態。
如請求項6所述的電路設計系統，其中若該第一候選節點不是連接至該第二正反器的該輸出端，或若該第二正反器的該輸入端不是連接至該第一正反器的該輸出端，該處理器確認該訊號不為無干擾狀態，並輸出一總結報告。
一種檢查方法，用於檢查一晶片中之一訊號是否為無干擾狀態，該檢查方法包含：藉由一處理器分析一網表檔，以取得該晶片中用於輸出該訊號的一第一節點，其中該網表檔用於描述該晶片之電路結構；藉由該處理器根據該網表檔與該第一節點，尋找關聯於該訊號的複數個候選節點；以及藉由該處理器根據該網表檔獲得一防干擾電路的電路結構，並根據該防干擾電路的電路結構確認該些候選節點中之一第一候選節點是否連接至該防干擾電路，以確認該訊號是否已為無干擾狀態。
如請求項8所述的檢查方法，其中該防干擾電路包含一第一正反器與一第二正反器，且確認該第一候選節點是否連接至該防干擾電路的操作包含：根據該網表檔確認該第一候選節點是否連接至該第二正反器的一輸出端；若該第一候選節點是連接至該第二正反器的該輸出端，根據該網表檔確認該第二正反器的一輸入端是否連接至該第一正反器的一輸出端；以及若該第二正反器的該輸入端是連接至該第一正反器的該輸出端，確認該訊號為無干擾狀態。
如請求項9所述的檢查方法，其中若該第一候選節點不是連接至該第二正反器的該輸出端，或若該第二正反器的該輸入端不是連接至該第一正反器的該輸出端，確認該訊號不為無干擾狀態，並輸出一總結報告。