TW200538903A - Path delay test method - Google Patents

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TW200538903A
TW200538903A TW094112538A TW94112538A TW200538903A TW 200538903 A TW200538903 A TW 200538903A TW 094112538 A TW094112538 A TW 094112538A TW 94112538 A TW94112538 A TW 94112538A TW 200538903 A TW200538903 A TW 200538903A
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critical
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TW094112538A
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Yasushi Ohara
Akimitsu Shimamura
Tetsuya Abe
Hideo Imai
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Matsushita Electric Ind Co Ltd
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Description

200538903 九、發明說明： 本申請案係依據日本專利申請案第2 0 0 4 - 1 2 3 8 0 9號，在 此以提及方式併入上述日本專利申請案。 【發明所屬之技術領域】 本發明係有關於一種半導體產品之測試方法，以及特別 是有關於一種測試圖樣產生技術，其改善因半導體積體電 路之加速及製程之小型化所造成的延遲故障之偵測能力。 【先前技術】
在半導體產品之裝運測試中，實施各種測試，以便保證 高品質，以及排除被偵測有故障之產品以當做缺陷產品。 在測試中所判斷之故障的種類有安裝性故障（s t u c k - a t fault)、延遲故障等。 該安裝性故障表示在半導體製造時一信號佈線與一電 源供應器短路而使其固定至π低”位準或H高π位準的故障。 為了偵測像這樣的安裝性故障，一半導體積體電路併入一 測試模式，以及以下列方式來設計：可在該測試模式時藉由 一半導體測試器等之使用從一外端自由地控制及觀測一半 導體積體電路之一内部信號。 為了偵測該安裝性故障，通常使用一掃描測試，其在該 測試模式時將一半導體積體電路中所併入之儲存裝置（例 如：正反器）以串聯方式連接以配置成一掃描鏈（scan chain)，以及將資料供應至一半導體積體電路中之一組合 電路及實施一測試。 亦即，藉由一半導體測試器將一測試圖樣從一輸入端輸 5 312XP/發發明說明書(補件)/94-08/9411253 8 200538903 入及保存在一半導體積體電路中之一儲存裝置，以及將該 已保存之測試圖樣供應至一半導體積體電路之一組合電路 中，以及將經過該組合電路之資料再次輸入至該儲存裝 " 置，以及將已輸入之資料傳送至該半導體積體電路之一輸 出端，以及藉由一半導體測試器比較一邏輯期望值與輸出 至該輸出端之資料，以及判斷是否產生一故障。 圖 1 5係顯示在一掃描測試中一掃描測試圖樣產生方法 之流程圖。首先，在步驟1 0 2中邏輯組合H D L (硬體描述語 • 言）1 0 1以製備一閘級網表（n e t 1 i s t) 1 0 3。在步驟1 1 2中 藉由ATPG(自動測試圖樣產生器（Automatic Test Pattern G e n e r a t o r ))處理該已製備之網表及掃描路徑測試限制 1 5 0 1，其中在該掃描路徑測試限制1 5 0 1中描述在一掃描路 徑測試時之時脈、重置、模式設定等，以及藉此產生一用 以測試一半導體之安裝性故障的安裝性故障測試圖樣 113°
然而，在一安裝性故障檢查中，可偵測下列故障：當一 信號佈線與一電源供應器短路時，使該信號佈線固定至n 低π位準或”高”位準，而無法保證有關於半導體產品所保證 之操作頻率的產品規格。具有一延遲故障，其為無法滿足 產品所保證之操作頻率的故障。該延遲故障係由於在一半 導體電路結構及一半導體製程中之某種因素而使該電路延 遲大致上增加至一設計規格。 在相關技藝中，藉由一系統驗證圖樣（s y s t e m v e r i f i c a ΐ i ο n p a 11 e r η )之使用以偵測一延遲故障，其中該 6 312XP/發發明說明書(補件)/94-08/941 ] 2538 200538903 糸 而 下 成 該 展 故 成 成 相 同 時 JP 電
輯 成 以 之 性 之 測 統驗證圖樣與一半導體產品之一實際使用狀況一致。然 ，有關於藉由一系統驗證圖樣之使用的測試而言，會有 列缺點：該系統驗證圖樣之發展需要時間；一測試圖樣變 一巨大尺寸以實施一系統操作及增加成本；以及很難將 系統驗證圖樣應用至所有實際操作功能。 現今，考慮到因大型半導體積體電路之實現所造成之發 方案及成本的增加，逐漸很難對整個電路實現對一延遲 障測試之實施。一方面，因為製程之小型化，所以挑選 為延遲故障之故障變多了 。因此，該延遲故障之測試變 是必要的，以便能保證高的品質。做為上述之對策，在 關技藝中，已發展出下列技術：設置一用於測試之具有相 於一半導體裝置之一臨界路徑（critical path)的延遲 間之延遲電路，以及測量最大之操作頻率（例如：見 -A- 2 0 0 1 - 2 7 4 3 3 4 ) ° 圖1 6係顯示在上述相關延遲故障測試方法中之一測試 路結構的方塊圖。一半導體積體電路1 6 0 1係由一逐步邏 電路 1 6 0 2及一包括一臨界路徑之組合電路 1 6 0 3所組 ，然而該組合電路1 6 0 3之臨界路徑在時序上係嚴謹的， 及因此，無法容易地插入一測試確認電路。 為了易於測試臨界路徑，在設計時分析該組合電路1 6 0 3 臨界路徑資訊，以及將具有相同於該臨界路徑之延遲特 的一電路結構之一單元放置在該半導體積體電路 1601 内部，以做為一可容易地從一外部輸入/輸出端受監控之 試臨界路徑電路1 6 0 4。藉由此方式，可實施一臨界路徑 7 312XP/發發明說明書(補件)/94-08/94112538
200538903 之虛擬測試。 為了因應多功能及價格降低之需求，一目前半導體 電路實施 S 〇 C (晶片系統）發展，其中亦使用已經設計 源做為I P (智慧財產權）核心，以及整合各種I P核心 現多功能、用以承受因半導體積體電路之加速及大型 所造成的晶片尺寸增加之超精細製程的應用等。 過去，並不存在有許多具有高操作頻率之半導體積 路，以及藉由一高安裝性故障偵測率之測試圖樣及一 際操作測試圖樣來偵測缺陷，以及藉此，可抑制許多 體積體電路之市場不良率。 然而，會有下列問題：因為目前操作頻率之加速及 小型化，所以即使在藉由一高安裝性故障偵測率之測 樣及一些實際操作測試圖樣挑出缺陷產品的情況中， 不良率亦會變高較高。事實上，一佈線軟開路缺陷（W i soft open defect)及一介層連接缺陷（via connec d e f e c t)會發生在精細製程中，以及因而使延遲特性明 動0 有關於設置一具有相同於一半導體裝置之一臨界 的延遲時間之測試延遲電路及測量最大操作頻率的上 關技術，具有可減少設計人工時數的優點，然而會有 路尺寸增加所造成之成本增加的缺點以及未檢查實際 用之電路。 【發明内容】 本發明之目的在於提供一種路徑延遲測試方法，其 312ΧΡ/發發明說明書(補件)/94-08/9411253 8 積體 之資 以實 整合 體電 些實 半導 製程 試圖 市場 ring t i ο η 顯變 路徑 述相 因電 所使 實現 8 200538903 能 藉 能 所 操 出 路
佈 權 式 試 測 生
之 體 供 取 路 成 偵測由半導體電路之加速及製程之小型化所造成 由相關測試方法來偵測之延遲故障的測試圖樣產 達成高品質產品裝運而不會增加發展人工時數。 本發明之路徑測試方法從一半導體積體電路之 產生的佈局資訊以擷取一電路之實體資訊及一用 作頻率之臨界路徑，以及依據該實體資訊從臨界 一設想有延遲故障之臨界路徑，以及僅對所挑出 徑產生一測試圖樣。 依據上述路徑延遲測試方法，有關於在實體組合 局資訊之使用所擷取的一臨界路徑，藉由縮短及 至一路徑以縮小一測試圖樣。僅產生一有關於藉 所限定之一臨界路徑的測試圖樣，以及實施一 ，以及藉此可在維持產品之品質時減少設計人工 試成本。 在本發明之路徑延遲測試方法中，藉由自動測試 軟體之使用以實施該測試圖樣的產生之方法。在 路徑延遲測試方法中之一測試圖樣的產生時，一 資訊從臨界路徑挑選資訊所獲得之加權應用驗證 一臨界路徑之一加權因數至自動測試圖樣產生軟 依據上述路徑延遲測試方法，藉由依據從佈局資 之實體資訊來提供一路徑之一加權因數，以增加 徑之精細自由度（refinement freedom degree)， 可靈活地對應至工具應用。 本發明之路徑延遲測試在一臨界路徑之挑選中 及4艮難 生以及 一網表 以保證 路徑挑 之臨界 後藉由 應用加 由此方 裝運測 時數及 圖樣產 本發明 依據實 模型提 體。 訊所擷 一限定 以及變 利用是 312XP/發發明說明書(補件)/94-08/94112538 9 200538903 否處於一較高階之臨界路徑來做為一判斷條件之方法。本 發明之路徑延遲測試在一臨界路徑之挑選中利用是否在一 臨界路徑中存在有一具有高電流驅動能力之單元來做為一 判斷條件之方法。該具有南電流驅動能力之早元具有一低 導通電阻之電晶體，以及在一介層電阻及一佈線電阻中產 生製程變動之情況中，會廣泛地受其影響，然而依據上述 路徑延遲測試，可對此採取對策。
本發明之路徑延遲測試方法在一臨界路徑之挑選中利 用是否在一臨界路徑中存在有一藉由一單一介層連接之位 置來做為一判斷條件之方法。在藉由一單一介層連接之位 置上，電阻值在發生介層連接缺陷之情況會明顯增加，以 及因此，非常可能造成一延遲故障，然而依據上述路徑延 遲測試方法，可對此採取對策。 本發明之路徑延遲測試方法在一臨界路徑之挑選中利 用是否一臨界路徑存在於一具有高介層密度的區域中來做 為一判斷條件之方法。在該具有高介層密度之位置上，介 層具有高的連接缺陷可能性，然而依據上述路徑延遲測試 方法，可對此採取對策。 本發明之路徑延遲測試方法在一臨界路徑之挑選中利 用是否一臨界路徑存在於一具有高閘密度的區域中來做為 一判斷條件之方法。在該具有高閘密度之位置上，會有高 的介層連接缺陷可能性及軟短路可能性，然而依據上述路 徑延遲測試方法，可對此採取對策。 本發明之路徑延遲測試方法在一臨界路徑之挑選中利 10 312XP/發發明說明補件)/94-08/94112538
200538903 用是否一臨界路徑存在於一具有高佈線密度的區域中來 為一判斷條件之方法。在該具有高佈線密度之位置上， 有高的佈線軟短路可能性，然而依據上述路徑延遲測試 法，可對此採取對策。 本發明之路徑延遲測試方法從一半導體積體電路之 邏輯組合網表擷取一用以保證操作頻率之臨界路徑，以 依據該邏輯組合之電路資訊從臨界路徑挑出一設想有延 故障之臨界路徑，以及僅對所挑出之臨界路徑產生一測 圖樣。在將實體考量應用至佈線、介層等及充分地設定 差之設計策略的情況中，在實體組合後藉由時序資訊產 一測試圖樣，而無需依據在實體組合後之時序資訊，以 藉此可實質地縮短一發展進度表。 依據上述路徑延遲測試方法，有關於在實體組合後藉 佈局資訊之使用所擷取的一臨界路徑，藉由縮短及應用 權至一路徑以縮小一測試圖樣。僅產生一有關於藉由此 式所限定之一臨界路徑的測試圖樣，以及實施一裝運 試，以及藉此可在維持產品之品質時減少設計人工時數 測試成本。 在本發明之路徑延遲測試方法中，藉由自動測試圖樣 生軟體之使用實施該測試圖樣的產生之方法。在本發明 路徑延遲測試方法中之一測試圖樣的產生時，一依據實 資訊從臨界路徑挑選資訊所獲得之加權應用驗證模型提 一臨界路徑之一加權因數至自動測試圖樣產生軟體。 依據上述路徑延遲測試方法，藉由依據實體組合之電 312XP/發發明說明書(補件)/94-08/9411253 8 做 會 方 及 遲 試 容 生 及 由 加 方 測 及 產 之 體 供 路 11
200538903 資訊從臨界路徑挑選資訊所獲得之一加權應用驗證模 使用提供一路徑之一加權因數，以及藉此增加一限定 之精細自由度，以及變成可靈活地對應至工具應用。 本發明之路徑延遲測試在一臨界路徑之挑選中利 否處於一較高階之臨界路徑來做為一判斷條件之方法 發明之路徑延遲測試在一臨界路徑之挑選中利用是否 臨界路徑中存在有一具有高電流驅動能力之單元來做 判斷條件之方法。該具有高電流驅動能力之單元具有 導通電阻，以及在一介層電阻及一佈線電阻中產生製 動之情況中，會廣泛地受其影響，然而依據上述路徑 測試，可對此採取對策。 本發明之一半導體積體電路的一測試方法係在考 一半導體積體電路之結構缺陷所造成的延遲增加下實 延遲故障測試圖樣之挑選的方法。 依據本發明，有關於一在實體組合後藉由佈局資訊 用所擷取的臨界路徑，藉由縮短及應用加權至一路徑 小一測試圖樣，以及僅對此限定臨界路徑產生一測 樣，以及藉此可有效地產生一延遲故障測試圖樣，以 由此測試圖樣之使用以實施一裝運檢查，在品質、發 度表及成本方面可獲得實質改善效果。 【實施方式】 以下，將配合圖式來描述本發明之一具體例。同時 下面圖式之描述中，相同或相似元件數字及符號係應 相同或相似部分，以及對於相同部分而言，將省略重 312XP/發發明說明書(補件)/94-08/94】12538 型的 路徑 用是 〇本 在一 為一 一低 程變 延遲 量因 施一 之使 以縮 試圖 及藉 展進 ，在 用至 複說 12 200538903 明。此外，有許多部分相同於圖1 5所示者。 (第一具體例）
圖1係顯示有關於本發明之第一具體例的一路徑延遲測 試方法的流程圖。在圖1中，1 01表示用以描述一電路之 H D L (硬體描述語言），以及1 0 2表示一藉由一邏輯組合工具 之使用以組合 H D L 1 0 1 及產生一閘紙網表之邏輯組合程 序，以及1 0 3表示一在該邏輯組合程序1 0 2中所產生之網 表，以及1 0 4表示一藉由一佈局工具以實際地佈局該網表 之佈局程序，以及1 0 5表示一用以檢查有關於該佈局程序 1 0 4所定位之一閘的時序以便能依據一實際功能以操作頻 率來操作及實施再定位及邏輯結構再組合之實體組合程 序。上述係一通用半導體積體電路之一自動設計程序。 再者，1 0 6表示一在該實體組合程序1 0 5後之時序分析 程序，以及1 0 7表示一從可藉由該分析程序1 0 6確認之實 體資訊所擷取的臨界路徑表，以及1 0 8表示一藉由使用像 時序分析之實體分析資訊以去除一測試不必要路徑的程 序，以及1 0 9表示一將一延遲因數之加權應用至一路徑及 一單元的程序，以及1 1 0表示一藉由實施對路徑資訊之加 權及一路徑之挑選以限制一測試隱含目標路徑的路徑表製 備程序，以及1 1 1表示一侷限成為一測試實施目標之路徑 表，以及1 1 2表示一產生一安裝性故障測試圖樣之A T P G (自 動測試圖樣產生器）程序，以及1 1 3表示該已產生安裝性故 障圖樣。 在此，一半導體積體電路之電路結構資訊、負載資訊、 13 3 ] 2XP/發發明說明書(補件)/94-08/941 ] 2538 200538903 介層連接資訊、佈線資訊等可做為該分析程序1 ο 6所確認 之實體資訊，以及它們用以從機械處理所擷取之臨界路徑 候選者挑出一設想有延遲故障之臨界路徑。
在此具體例之路徑延遲測試方法中，在實體組合後藉由 佈局資訊之使用以擷取此具有臨界時序之路徑，以及將一 路徑縮短及將加權應用至該已擷取臨界路徑，以及藉此縮 小一測試圖樣。僅產生一有關於藉由此方式所限定之一臨 界路徑的測試圖樣，以及實施一裝運測試，以及藉此可在 維持產品之品質時減少設計人工時數及測試成本。 圖2係顯示下列配置之流程圖，其中在此具體例之路徑 延遲測試方法中從該限定路徑表1 1 1產生該延遲故障測試 圖樣1 1 4時，藉由一限定路徑A T P G程序2 0 1自動地產生一 測試圖樣。 圖3係顯示下列配置之流程圖，其中在藉由該限定路徑 A T P G程序2 0 1自動產生一延遲故障測試圖樣時，藉由從該 程序1 0 9所獲得之一加權模型3 0 1的使用將一路徑加權因 數進一步輸入至該限定路徑A T P G程序2 0 1。藉由在此方式 中提供一路徑加權因數，以增加一限定路徑之精細自由度 (refinement freedom degree)，以及變成可靈活地對應至 工具應用。 (第二具體例） 圖4至圖9係顯示有關於本發明之第二具體例的一路徑 延遲測試方法之流程圖。H D L 1 0 1經由一時序分析程序1 0 6 以及藉由一限定路徑A T P G程序2 0 1以自動地產生一延遲故 14 312XP/發發明說明書(補件)/94-08/94112538 200538903 障測試圖樣1 1 4的程序係相同於第一具體例。 第二具體例不同於第一具體例之處在於從藉由該時序 分析程序1 0 6確認之臨界路徑擷取以滿足一特定延遲故障 因數條件之路徑，以及此與一在另一延遲故障因數條件下 所擷取之臨界路徑表來整合在一起，以及然後，藉由該限 定路徑 A T P G程序 2 0 1自動地產生該延遲故障測試圖樣 114°
在圖 4中，4 0 1表示一在一特定條件下之路徑擷取程序 及一依據一路徑之延遲值擷取一較高階之臨界路徑的路徑 限定程序。此外，4 0 2表示一藉由該路徑限定程序4 0 1所 擷取之中間路徑表，以及4 0 3表示一用以合併及整合一在 另一延遲故障因數條件下所擷取之路徑的限定路徑表整合 程序。 在圖5中，5 0 1表示一在一特定條件下之路徑擷取程序 及一在一可藉由該分析程序1 0 6確認之臨界路徑中存在一 具有高電流驅動能力之電晶體的單元時擷取該路徑之路徑 限定程序。該具有高電流驅動能力之單元具有一低導通電 阻之電晶體，以及在一介層電阻及一佈線電阻中產生製程 變動之情況中，會廣泛地受其影響，以及需要對此採取對 策。 在圖6中，6 0 1表示一在一特定條件下之路徑擷取程序 及一在一可藉由該分析程序1 0 6確認之臨界路徑中存在有 一藉由一單一介層所連接的位置時擷取該路徑之路徑限定 程序。在藉由一單一介層所連接之位置上，電阻值在發生 15 3 ] 2XP/發發明說明書(補件)/94-08/9411253 8
200538903 介層連接缺陷之情況會明顯增加，以及因此，非常可能 成一延遲故障，及需要對此採取對策。 在圖 7，7 0 1表示一在一特定條件下之路徑擷取程序 一在一可藉由該分析程序1 0 6確認之臨界路徑中存在有 具有高介層密度的位置時擷取該路徑之路徑限定程序。 乃因為在該具有高介層密度之位置上會有高的連接缺陷 能性。 在圖8中，8 0 1表示一在一特定條件下之路徑擷取程 及一在一可藉由該分析程序1 0 6確認之臨界路徑中存在 一具有高閘密度的位置時擷取該路徑之路徑限定程序。 乃因為在該具有高閘密度之位置上會有高的介層連接缺 可能性及佈線軟短路（未完全短路及經由高電阻連接之 路）之可能性。 在圖9中，9 0 1表示一在一特定條件下之路徑擷取程 及一在一可藉由該分析程序1 0 6確認之臨界路徑中存在 具有高佈線密度的位置時擷取該路徑之路徑限定程序。 乃因為在該具有高佈線密度之位置上會有高的佈線軟短 可能性。 (第三具體例） 圖1 0至圖1 2係顯示有關於本發明之第三具體例的一 徑延遲測試方法之流程圖。它們分別對應於第一具體例 圖1至圖3，以及相較於第一具體例，從每一圖去除該 局程序1 0 4及該實體組合程序1 0 5。 在此具體例中，從邏輯組合資訊獲得路徑限定資訊而 312XP/發發明說明書(補件)/94-08例]12538 造 及 此 可 序 有 此 陷 短 序 此 路 路 之 佈 無 16 200538903 需依據像在第一具體例中之實體組合資訊。在將實體考量 應用至佈線、介層等及充分地設定容差之設計策略的情況 中，在邏輯組合後藉由時序資訊產生一測試圖樣，如相較 於在實體組合後藉由時序資訊產生一測試圖樣之情況，在 一半導體積體電路之發展進度表中會有較大的優點。 在此方式中，在邏輯組合後藉由時序資料之使用擷取一 具有臨界時序之路徑，以及將一路徑縮短至及將加權應用 至該已擷取路徑，以及藉此縮小一測試圖樣。僅產生一有 Φ 關於該限定路徑之測試圖樣，以及實施一裝運測試，以及 藉此，可在維持產品之品質時減少設計人工時數及測試成 本。 (第四具體例） 圖1 3至圖1 4係顯示有關於本發明之第四具體例的一路 徑延遲測試方法之流程圖。它們分別對應於第二具體例之 圖 4及圖5，以及相較於第二具體例，從每一圖去除該佈 局程序1 0 4及該實體組合程序1 0 5。
在此情況中，以相同於第三具體例之方式，從邏輯組合 資訊獲得用以擷取一滿足一特定條件之路徑的資訊而無需 依據像在第二具體例中之實體組合資訊。在將實體考量應 用至佈線、介層等及充分地設定容差之設計策略的情況 中，在邏輯組合後藉由時序資訊產生一測試圖樣，如相較 於在實體組合後藉由時序資訊產生一測試圖樣之情況，在 一半導體積體電路之發展進度表中會有較大的優點。 在此方式中，在邏輯組合後藉由時序資料之使用而擷取 312XP/發發明說明書(補件)/94-08/941] 253 8 17 200538903 一具有臨界時序之路徑，以及將一路徑縮短至及將加權應 用至該已擷取路徑，以及藉此縮小一測試圖樣。僅產生一 有關於該限定路徑之測試圖樣，以及實施一裝運測試，以 * 及藉此，可在維持產品之品質時減少設計人工時數及測試 成本。 依據本發明之路徑延遲測試方法，有關於一從設計資訊 所擷取之臨界路徑，縮短一路徑及應用加權，以及藉此縮 小一測試圖樣，以及僅對此限定臨界路徑產生一測試圖 φ 樣，以及藉此可有效地產生一延遲故障測試圖樣，以及藉 由此測試圖樣之使用以實施一裝運檢查，會有下列優點： 在品質方面、發展進度表方面及成本方面可獲得實質改善 效果，以及可用以做為一半導體產品之測試技術等。 【圖式簡單說明】 圖1係顯示有關於本發明之第一具體例的一路徑延遲 測試方法的流程圖； 圖2係顯示下列配置之流程圖，其中在第一具體例之路
徑延遲測試方法中，藉由ATPG實施一延遲故障測試圖樣之 自動產生； 圖3係顯示下列配置之流程圖，其中在有關於本發明之 第一具體例的路徑延遲測試方法中，在藉由A T P G自動地產 生一延遲故障測試圖樣時輸入一路徑加權因數； 圖4係顯示下列配置之流程圖，其中在有關於本發明之 第二具體例的路徑延遲測試方法中，依據一路徑之延遲值 擷取一較高階之臨界路徑； 18 312XP/發發明說明書(補件)/94-08/94112538
200538903 圖5係顯示下列配置之流程圖，其中在有關於本發 第二具體例的路徑延遲測試方法中，在存在有一具有 流驅動能力之電晶體的單元之情況擷取一路徑； 圖6係顯示下列配置之流程圖，其中在有關於本發 第二具體例的路徑延遲測試方法中，在存在有一藉由 一介層連接之位置的情況擷取一路徑； 圖7係顯示下列配置之流程圖，其中在有關於本發 第二具體例的路徑延遲測試方法中，擷取一具有高介 度之路徑； 圖8係顯示下列配置之流程圖，其中在有關於本發 第二具體例的路徑延遲測試方法中，擷取一具有高閘 之路徑； 圖9係顯示下列配置之流程圖，其中在有關於本發 第二具體例的路徑延遲測試方法中，擷取一具有高佈 度之路徑； 圖1 0係顯示有關於本發明之第三具體例的一路徑 測試方法的流程圖； 圖1 1係顯示下列配置之流程圖，其中在有關於本 之第三具體例的路徑延遲測試方法中，藉由ATPG實施 遲故障測試圖樣之自動產生； 圖1 2係顯示下列配置之流程圖，其中在有關於本 之第三具體例的路徑延遲測試方法中，在藉由AT PG自 產生一延遲故障測試圖樣時輸入一路徑加權因數； 圖1 3係顯示下列配置之流程圖，其中在有關於本 312XP/發發明說明書(補件)/94-08/94112538 明之 高電 明之 一單 明之 層密 明之 密度 明之 線密 延遲 發明 一延 發明 動地 發明 19 200538903 之第四具體例的路徑延遲測試方法中，依據一路徑之延遲 值擷取一較高階之臨界路徑； 圖1 4係顯示下列配置之流程圖，其中在有關於本發明 之第四具體例的路徑延遲測試方法中’在存在有一具有南 電流驅動能力之電晶體的單元之情況擷取一路徑； 圖1 5係顯示在一掃描測試中之一掃描測試圖樣產生方 法的流程圖；以及
圖 1 6係顯示在一相關延遲故障測試方法中之一測試電 路結構的方塊圖。 【主要元件符號說明】 113 安裝性故障測試圖樣 15 0 1 掃描路徑測試限制 1601 半導體積體電路 1 6 0 2 逐步邏輯電路 1 6 0 3 組合電路 1 6 0 4 測試臨界路徑電路
20 312XP/發發明說明書(補件)/9108/9411253 8

Claims (1)

  1. 200538903 十、申請專利範圍： 1 . 一種路徑延遲測試方法，包括： 從一半導體積體電路之一網表所產生的佈局資訊，擷取 • 一電路之實體資訊及一用以保證操作頻率之臨界路徑； 依據該實體資訊，從臨界路徑挑出一設想有延遲故障之 臨界路徑；以及 僅對所挑出之臨界路徑產生一測試圖樣。 2.如申請專利範圍第1項之路徑延遲測試方法，其中， φ 藉由自動測試圖樣產生軟體之使用以實施該測試圖樣的產 生0 3 .如申請專利範圍第2項之路徑延遲測試方法，其中， 在該測試圖樣之產生時，一依據該實體資訊從臨界路徑挑 選資訊所獲得之加權應用驗證模型可提供一臨界路徑之一 加權因數至該自動測試圖樣產生軟體。
    4. 如申請專利範圍第1項之路徑延遲測試方法，其中， 在該臨界路徑之挑選中，利用是否處於一較高階之臨界路 徑來做為一判斷條件。 5. 如申請專利範圍第1項之路徑延遲測試方法，其中， 在該臨界路徑之挑選中，利用是否在一臨界路徑中存在一 具有高電流驅動能力之單元來做為一判斷條件。 6. 如申請專利範圍第1項之路徑延遲測試方法，其中， 在該臨界路徑之挑選中，利用是否在一臨界路徑中存在一 藉由一單一介層連接之位置來做為一判斷條件。 7. 如申請專利範圍第1項之路徑延遲測試方法，其中， 21 312XP/發發明說明書(補件)/94-08/94112538
    200538903 在該臨界路徑之挑選中，利用是否一臨界路徑存在於 有高介層密度的區域中來做為一判斷條件。 8 .如申請專利範圍第1項之路徑延遲測試方法，其 在該臨界路徑之挑選中，利用是否一臨界路徑存在於 有高閘密度的區域中來做為一判斷條件。 9 .如申請專利範圍第1項之路徑延遲測試方法，其 在該臨界路徑之挑選中，利用是否一臨界路徑存在於 有高佈線密度的區域中來做為一判斷條件。 1 0 . —種路徑延遲測試方法，包括： 從一半導體積體電路之一邏輯組合網表，擷取一用 證操作頻率之臨界路徑； 依據該邏輯組合之電路資訊，從臨界路徑挑出一設 延遲故障之臨界路徑；以及 僅對所挑出之臨界路徑產生一測試圖樣。 1 1 .如申請專利範圍第 1 0項之路徑延遲測試方法 中，藉由自動測試圖樣產生軟體之使用以實施該測試 的產生。 1 2 .如申請專利範圍第 1 1項之路徑延遲測試方法 中，在該測試圖樣之產生時，一依據該實體資訊從臨 徑挑選資訊所獲得之加權應用驗證模型可提供一臨界 之一加權因數至該自動測試圖樣產生軟體。 1 3 .如申請專利範圍第 1 0項之路徑延遲測試方法 中，在該臨界路徑之挑選中，利用是否處於一較高階 界路徑來做為一判斷條件。 312XP/發發明說明書(補件)/9108/9411253 8 一具 中， 一具 中， 一具 以保 想有 ，其 圖樣 ，其 界路 路徑 ，其 之臨 22 200538903 1 4 .如申請專利範圍第 1 0 項之路徑延遲測試方法，其 中，在該臨界路徑之挑選中，利用是否在一臨界路徑中存 在一具有高電流驅動能力之單元來做為一判斷條件。 1 5 . —種半導體積體電路之測試方法，包括在考量因一 半導體積體電路之結構缺陷所造成的延遲增加時，挑選一 延遲故障測試圖樣。
    23 312XP/發發明說明書(補件)/94-08/94 ] 12538
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