KR101996120B1 - 집적 회로를 진단하기 위한 시스템 및 방법 - Google Patents

집적 회로를 진단하기 위한 시스템 및 방법 Download PDF

Info

Publication number
KR101996120B1
KR101996120B1 KR1020160137446A KR20160137446A KR101996120B1 KR 101996120 B1 KR101996120 B1 KR 101996120B1 KR 1020160137446 A KR1020160137446 A KR 1020160137446A KR 20160137446 A KR20160137446 A KR 20160137446A KR 101996120 B1 KR101996120 B1 KR 101996120B1
Authority
KR
South Korea
Prior art keywords
physical
design layout
scan
circuit
component
Prior art date
Application number
KR1020160137446A
Other languages
English (en)
Other versions
KR20170073472A (ko
Inventor
웨이핀 창치엔
페이잉 린
홍첸 쳉
신우 수
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170073472A publication Critical patent/KR20170073472A/ko
Application granted granted Critical
Publication of KR101996120B1 publication Critical patent/KR101996120B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836—Fault-finding or characterising
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/302—Contactless testing
    • G01R31/308—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation
    • G06F17/5081—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/0002—Inspection of images, e.g. flaw detection
    • G06T7/0004—Industrial image inspection
    • G06T7/001—Industrial image inspection using an image reference approach
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/06—Structured ASICs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/10—Image acquisition modality
    • G06T2207/10056—Microscopic image
    • G06T2207/10061—Microscopic image from scanning electron microscope
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/30—Subject of image; Context of image processing
    • G06T2207/30108—Industrial image inspection
    • G06T2207/30148—Semiconductor; IC; Wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Quality & Reliability (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Architecture (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

진단 시스템은, 위치 추출기, 파일 생성기 및 칩 진단 툴을 포함한다. 위치 추출기는, IP 설계 레이아웃에서의 적어도 하나의 컴포넌트를 라벨링한 적어도 하나의 태깅 텍스트에 따라 집적 회로 설계 레이아웃의 IP 설계 레이아웃에서 적어도 하나의 컴포넌트의 적어도 하나의 좌표를 추출하도록 구성된다. 파일 생성기는, 적어도 하나의 좌표에 따라 포맷 파일을 생성하도록 구성된다. 칩 진단 툴은, 포맷 파일에 따라 물리적 IP 회로 내의 결함 컴포넌트를 결정하기 위해 물리적 집적 회로 내의 물리적 IP 회로를 스캔하도록 구성된다. 물리적 IP 회로는 IP 설계 레이아웃에 대응하고, 물리적 집적 회로는 집적 회로 설계 레이아웃에 대응한다.

Description

집적 회로를 진단하기 위한 시스템 및 방법{SYSTEM AND METHOD TO DIAGNOSE INTEGRATED CIRCUIT}
관련 출원에 대한 상호참조
본 출원은 2015년 12월 18일 출원된 미국 가출원 번호 제62/269,712호의 우선권을 주장한다.
현재, 증가하는 양의 IP(intellectual property) 회로가 개별 칩들로 통합되고 있다. IP 회로는 상이한 IP 벤더(vendor)들에 의해 설계될 수 있다. 제작자(fabricator)에 의해 칩이 제조될 때, 제조된 칩은 제조된 칩에서 고장이 발생하는지 여부를 결정하도록 고장 분석 프로세스를 겪을 수 있다. 하나의 IP 회로에서 고장이 발생하는 경우, 제조자는 고장난 IP 회로를 진단하기에 충분한 정보를 갖지 않기 때문에, 고장난 IP 회로를 진단하도록(diagnose) 전체 칩이 대응하는 IP 벤더에게 되돌려 보낼 수 있다. 오리지널 IP 벤더는 고장의 원인을 결정하기 위해 늘어난 시간을 요구할 수 있다. 그 결과, 제조자의 쓰루풋은 IP 벤더의 효율성에 의해 크게 영향받을 수 있다. 더욱이, 전체 칩이 IP 벤더에게 보내질 경우, 다른 IP 회로도 또한 IP 벤더에게 노출되며, 이는 기밀유지(confidentiality) 문제를 초래할 수 있다.
진단 시스템은, 위치 추출기, 파일 생성기 및 칩 진단 툴을 포함한다. 위치 추출기는, IP 설계 레이아웃에서의 적어도 하나의 컴포넌트를 라벨링한 적어도 하나의 태깅 텍스트에 따라 집적 회로 설계 레이아웃의 IP 설계 레이아웃에서 적어도 하나의 컴포넌트의 적어도 하나의 좌표를 추출하도록 구성된다. 파일 생성기는, 적어도 하나의 좌표에 따라 포맷 파일을 생성하도록 구성된다. 칩 진단 툴은, 포맷 파일에 따라 물리적 IP 회로 내의 결함 컴포넌트를 결정하기 위해 물리적 집적 회로 내의 물리적 IP 회로를 스캔하도록 구성된다. 물리적 IP 회로는 IP 설계 레이아웃에 대응하고, 물리적 집적 회로는 집적 회로 설계 레이아웃에 대응한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 물리적 IC를 제조 및 진단하기 위한 프로세스 흐름을 예시한 도면이다.
도 2는 일부 실시예에 따라 도 1의 물리적 IC를 설계하기 위한 설계 시스템을 예시한 도면이다.
도 3은 일부 실시예에 따라 도 2의 설계 시스템의 설계 방법을 예시한 도면이다.
도 4는 일부 실시예에 따라 도 1의 물리적 IC를 진단하기 위한 진단 시스템을 예시한 도면이다.
도 5는 일부 실시예에 따라 도 4의 칩 제조자에 의해 수신된 집적 회로 설계 레이아웃에 대해 수행된 방법을 예시하는 흐름도이다.
도 6은 일부 실시예에 따라 도 4의 칩 제조자에 의해 제조된 물리적 집적 회로에 대해 수행된 방법을 예시하는 흐름도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
본 개시의 실시예가 아래에 상세하게 설명된다. 그러나, 본 개시는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용가능한 발명의 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 단지 예시적인 것이며 본 개시의 범위를 한정하지 않는다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부”, “하부”, “좌측”, “우측” 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 구성요소가 또다른 구성요소에 “접속된다” 또는 "연결된다”라는 것으로 지칭될 때, 이는 다른 구성요소에 직접 접속되거나 연결될 수 있고, 또는 중간 구성요소가 존재할 수도 있다는 것을 이해할 것이다.
본 개시에서, 반도체 칩을 제조하는 프로세스 흐름이 설명된다. 일부 실시예에서, 프로세스 흐름은 물리적 집적 회로(IC)의 진단에 중점을 두지만, 이에 한정되는 것은 아니다. 도 1은 일부 실시예에 따라 물리적 IC(100)를 제조 및 진단하기 위한 프로세스 흐름을 예시한 도면이다. 물리적 IC(100)는 하나 이상의 IP 회로를 포함한다. 프로세스 흐름은 일반적으로 두 당사자(party), 즉 IP 회로를 설계한 IP 벤더 및 IC를 제조한 칩 제조자를 수반하지만, 이에 한정되지 않는다. 물리적 IC(100)는 복수의 IP 회로를 포함할 수 있고, 복수의 IP 회로는 각각 상이한 IP 벤더에 의해 설계될 수 있다. 칩 제조자는 반도체 파운드리(foundry)일 수 있다. 일부 실시예에 따르면, 간략하게 하기 위해, 물리적 IC(100)는 하나의 물리적 IP 회로(102)만 포함한다.
테스트 목적을 위해, 물리적 IP 회로(102)는 복수의 스캔 컴포넌트 또는 스캔 셀을 포함할 수 있다. 복수의 스캔 컴포넌트는 물리적 IP 회로(102)의 정상 동작 동안 인에이블(enable)되지 않을 수 있다. 복수의 스캔 컴포넌트는 물리적 IP 회로(102)가 제조된 후에 물리적 IP 회로(102)의 미리 정해진 기능을 확인하도록(verify) 설계된다. 복수의 스캔 컴포넌트는 각각 물리적 IP 회로(102)의 표면 상의 복수의 핀으로 안내될 수 있다. 따라서, 복수의 스캔 컴포넌트는 물리적 IP 회로(102)의 DFT(design-for-test) 컴포넌트일 수 있다. 보통은, IP 벤더만 복수의 스캔 컴포넌트의 물리적 위치 또는 각각 복수의 스캔 컴포넌트로 안내하는 복수의 핀의 물리적 위치를 안다. 제조자는 복수의 스캔 컴포넌트의 물리적 위치 또는 복수의 핀의 물리적 위치를 알 필요가 없을 수 있다. 그러나, 일부 실시예에 따르면, 제조자는 물리적 IC(100)의 IC 설계 레이아웃에 대해 수행되는 본 방법을 사용함으로써 물리적 IP 회로(102) 내의 복수의 스캔 컴포넌트의 물리적 위치 또는 복수의 핀의 물리적 위치를 식별할 수 있다.
도 1에 예시적으로 도시된 바와 같이, 물리적 IP 회로(102)의 IP 설계 레이아웃(104)이 설계될 때, IP 벤더는 각각 복수의 태깅 텍스트(tagging text)(S_1-S_m)에 의해 복수의 스캔 컴포넌트(102_1-102_m)(또는 각각 복수의 스캔 컴포넌트를 안내하는 복수의 핀)을 라벨링할 수 있다. 일부 실시예에 따르면, 복수의 태깅 텍스트(S_1-S_m)의 네이밍은 복수의 스캔 컴포넌트(102_1-102_m)의 미리 정해진 스캐닝 시퀀스를 따른다. 예를 들어, 물리적 IP 회로(102)가 제조되고 복수의 스캔 컴포넌트(102_1-102_m)로 테스트 신호를 입력함으로써 테스트될 때, 복수의 스캔 컴포넌트(102_1-102_m)는 미리 정해진 스캐닝 시퀀스를 따름으로써 테스트 신호에 반응한다. 그 다음, IP 벤더는 IP 설계 레이아웃(104)을 물리적 기술(description) 파일(105), 예컨대, GDS(graphic database system) 파일 또는 GDSII 파일로 변환한다. 물리적 기술 파일(105)은 계층(hierarchical) 형태로 IP 설계 레이아웃(104)에 관한 평면 기하학적 형상, 텍스트 라벨, 및 기타 정보를 나타내는 이진 파일 포맷이다. 따라서, 복수의 태깅 텍스트(S_1-S_m)의 정보가 물리적 기술 파일(105)에 포함된다.
그 다음, 물리적 IP 회로(102)의 물리적 기술 파일(105)이 칩 제조자에게 보내진다. 칩 제조자는 물리적 기술 파일(105)을 펼치거나 복호화하여 IP 설계 레이아웃(104)을 물리적 IC(100)에 대응하는 IC 설계 레이아웃(106)의 미리 정해진 위치로 배치한다. 일부 실시예에서, IC 설계 레이아웃(106)은 각각 상이한 IP 벤더에 의해 제공된 복수의 상이한 IP 설계 레이아웃을 포함할 수 있다. 상이한 IP 설계 레이아웃은 IP 설계 레이아웃(106)의 복수의 미리 정해진 위치로 배치된다. 각각의 IP 설계 레이아웃은 복수의 스캔 컴포넌트를 포함한다. 각각의 IP 설계 레이아웃에서의 스캔 컴포넌트는 각각 복수의 태깅 텍스트에 의해 네이밍된다. 각각의 IP 설계 레이아웃에서의 태깅 텍스트의 순서는 미리 정해진 스캐닝 시퀀스에 따라 네이밍된다. 모든 IP 설계 레이아웃이 IC 설계 레이아웃(106)으로 배치된 경우, 칩 제조자는 IC 설계 레이아웃(106)에서 모든 태깅 텍스트 및 태깅 텍스트의 대응하는 좌표를 추출할 수 있다. 태깅 텍스트의 좌표는 도 1에 도시된 바와 같이 x축 및 y축을 갖는 데카르트(Cartesian) 좌표 시스템 하에 측정될 수 있다. 그 다음, 칩 제조자는 IC 설계 레이아웃(106)에서의 모든 IP 설계 레이아웃으로부터 추출된 모든 태깅 텍스트를 정렬(sort)할 필요가 있을 수 있다. 일부 실시예에서, 칩 제조자는 상이한 IP 설계 레이아웃이 IC 설계 레이아웃(106)에 배치될 때 복수의 정렬된 좌표를 생성하도록 IC 설계 레이아웃(106)에서의 모든 스캔 컴포넌트의 모든 태깅 텍스트를 정렬한다. 칩 제조자는 미리 정해진 순서에 따라 IC 설계 레이아웃(106)에서의 IP 설계 레이아웃을 일대일 선택하고 IP 설계 레이아웃에서의 태깅 텍스트를 일대일 추출할 수 있다. 모든 IP 설계 레이아웃의 모든 태깅 텍스트 및 태깅 텍스트의 대응하는 좌표가 추출되면, 칩 제조자는 IC 설계 레이아웃(106)의 복수의 정렬된 좌표(예컨대, 도 1의 109)를 생성하기 위해 모든 태깅 텍스트를 정렬하도록 미리 정해진 순서를 참조할 수 있다. 복수의 정렬된 좌표는 IC 설계 레이아웃(106)에 대응하는 포맷 파일(예컨대, 108)을 생성하는데 사용된다. 포맷 파일은 IC 설계 레이아웃(106)에 대응하는 제조된 IC(예컨대, 물리적 IC(100))를 진단하는데 사용될 수 있다.
간략하게 하기 위해, 도 1에서는 하나의 IP 설계 레이아웃(104)만 IC 설계 레이아웃(106)에 통합되어 있다. IC 설계 레이아웃(106)이 생성되면, 칩 제조자는 IP 설계 레이아웃(104)에서 복수의 태깅 텍스트(S_1-S_m)를 추출하고 각각 IC 설계 레이아웃(106) 상의 복수의 태깅 텍스트(S_1-S_m)의 복수의 좌표((x_1, y_1)- (x_m, y_m))를 결정한다. 예시를 위해, x축 및 y축도 또한 도 1에 도시되어 있다. 일부 실시예에 따라, 좌표((x_1, y_1)- (x_m, y_m))는 각각 물리적 IC(100) 상의 스캔 컴포넌트(102_1-102_m)의 실제 좌표이다. 상기 문단에 기재된 바와 같이, 칩 제조자는 복수의 스캔 컴포넌트(102_1-102_m)의 미리 정해진 스캐닝 시퀀스에 따라 복수의 정렬된 좌표를 생성하도록 복수의 좌표((x_1, y_1)- (x_m, y_m))를 정렬할 수 있다. 도 1의 예에서, IC 설계 레이아웃(106)에 하나의 IP 설계 레이아웃(즉, 104)만 존재하며, IP 설계 레이아웃(104)에서의 복수의 태깅 텍스트(S_1-S_m)의 순서는 미리 정해진 스캔 시퀀스에 따라 IP 벤더에 의해 이미 정렬되었다. 따라서, 칩 제조자는 IP 설계 레이아웃(104)에서 복수의 태깅 텍스트(S_1-S_m)의 복수의 좌표((x_1, y_1)-(x_m, y_m))를 바로 복수의 정렬된 좌표로서 여길 수 있다.
IC 설계 레이아웃(106) 상의 복수의 스캔 컴포넌트(102_1-102_m)의 복수의 좌표((x_1, y_1)-(x_m, y_m))가 추출되면, 칩 제조자는 복수의 좌표((x_1, y_1)-(x_m, y_m)), 즉 복수의 정렬된 좌표(109)에 따라 IC 설계 레이아웃(106)에 대응하는 포맷 파일(108)을 생성한다. 일부 실시예에 따르면, 포맷 파일(108)은 칩 진단 툴 또는 칩 테스트 툴에 의해 인식되는 DEF(design exchange format)파일이다. 예를 들어, 포맷 파일(108)은 칩 진단 툴에 설치된 전자 설계 자동화(EDA; electronic design automation) 소프트웨어에 대해 판독가능하다. 그러나, 이는 한정이 아니다. 포맷 파일(108)은 일부 다른 툴 인식 파일일 수 있다.
일부 실시예에 따르면, 포맷 파일(108)은 IC 설계 레이아웃(106) 상의 복수의 스캔 컴포넌트(102_1-102_m)의 복수의 좌표((x_1, y_1)- (x_m, y_m))를 포함할 뿐만 아니라, 복수의 스캔 컴포넌트(102_1-102_m)의 기능, 논리적 설계 데이터, 및/또는 접속과 같은 다른 정보도 포함할 수 있다.
포맷 파일(108)이 생성되면, 칩 제조자는 반도체 제조 프로세스에 의해 물리적 IC(100)를 생성하도록 IC 설계 레이아웃(106)을 제조한다. 물리적 IC(100)가 제조되면, 물리적 IC(100)는 생산 테스트(production testing) 절차를 수행하도록 테스트 플랫폼 또는 장치로 보내진다. 생산 테스트 절차 동안, 물리적 IC(100)는 웨이퍼 레벨에 있을 수 있거나 이산 다이로 컷팅될 수 있다. 테스트 플랫폼은 물리적 IC(100)를 테스트하도록 복수의 웨이퍼 프로브를 사용할 수 있다. 고장이나 결함이 발생하는 경우, 물리적 IC(100)가 진단된다. 또한, 테스트 플랫폼은 물리적 IC(100)의 고장에 따라 고장 로그 파일(110)을 생성한다. 고장 로그 파일(110)은 고장에 관련된 테스트 패턴, 논리적 입력, 및/또는 논리적 출력과 같은 정보를 기록한다.
또한, 칩 제조자는 또한, 고장이 물리적 IC(100) 내의 물리적 IP 회로(102)에 의해 야기된 것인지 여부를 결정한다. 물리적 IP 회로(102)의 기능이 미리 정해진 기능이 아닐 때와 같이 고장이 물리적 IP 회로(102)에 의해 야기된 경우, 칩 제조자는 물리적 IP 회로(102)가 고장이 났다고 결정한다. 칩 진단 툴(112)이 물리적 IP 회로(102)를 진단하는데 사용된다. 일부 실시예에 따르면, 물리적 IC(100)가 제조되면, 물리적 IC(100)는 도 1에 도시된 바와 같은 x축 및 y축을 갖는 평면 상에 배치된다. X축 및 y축을 참조함으로써, 칩 진단 툴(112)은 포맷 파일(108)에서의 복수의 좌표((x_1, y_1)- (x_m, y_m))에 따라 물리적 IP 회로(102)의 복수의 스캔 컴포넌트(102_1-102_m)의 물리적 위치를 결정할 수 있다. 따라서, 칩 진단 툴(112)이 고장 로그 파일(110)을 수신하면, 칩 진단 툴(112)은 포맷 파일(108)에서의 복수의 좌표((x_1, y_1)- (x_m, y_m))에 따라 고장난 스캔 컴포넌트를 결정하도록 복수의 스캔 컴포넌트(102_1-102_m)를 직접 검출할 수 있다.
일부 실시예에 따라, 칩 진단 툴(112)은 물리적 IP 회로(102)의 후보 결함 컴포넌트(들) 또는 후보 결함 컴포넌트(들)로 안내하는 핀(들)을 열거하는 결함 리포트(defect report)(114)를 생성한다. 예를 들어, 결함 리포트(114)는 복수의 후보 결함 컴포넌트(C_1-C_n), 각각 복수의 후보 결함 컴포넌트(C_1-C_n)에 대응하는 복수의 좌표((x_1, y_1)- (x_n, y_n)), 및 각각 복수의 후보 결함 컴포넌트(C_1-C_n)에 대응하는 복수의 결함 퍼센티지(P_1-P_n)(또는 확률)를 열거할 수 있다. 그러나, 이는 한정이 아니다. 결함 리포트(114)는 칩 제조자가 후보 결함 컴포넌트의 결함을 결정하는 것을 쉽게 하기 위하여 복수의 후보 결함 컴포넌트(C_1-C_n)에 관련된 다른 정보를 포함할 수 있다.
컴포넌트의 결함 퍼센티지는 컴포넌트의 결함 확률을 나타낸다. 일부 실시예에 따라, 후보 결함 컴포넌트의 결함 퍼센티지가 약 70%~100%일 경우, 칩 제조자는 후보 결함 컴포넌트가 고장난 스캔 컴포넌트라고 결정할 수 있다. 물리적 IP 회로(102)의 고장난 스캔 컴포넌트의 물리적 위치가 또한 결정될 때와 같이 고장난 스캔 컴포넌트가 결정될 때, 칩 제조자는 IP 벤더로 되돌려 보낼 필요 없이 문제가 제조 문제로 인한 것인지 아니면 설계 문제로 인한 것인지 빠르게 결정하도록, 예를 들어 전자 현미경 하에 정확한 위치를 관찰할 수 있다. 칩 제조자는 문제가 제조 문제로 인한 것인지 아니면 설계 문제로 인한 것인지 결정하도록 물리적 IP 회로(102)의 고장난 스캔 컴포넌트의 물리적 위치를 절개할 수 있다. 물리적 IP 회로(102)가 칩 제조자에서 진단됨에 따라, 물리적 IC(100)의 쓰루풋이 칩 제조자에 의해 완전히 제어될 수 있다. 또한, 결함있는 물리적 IC(100)가 오리지널 IP 벤더에게 다시 보내지지 않으므로, 물리적 IC(100) 내의 다른 물리적 IP 회로의 기밀유지가 보안될 수 있다.
도 1에서, 태깅 텍스트의 좌표는 x축 및 y축을 갖는 데카르트(Cartesian) 좌표 시스템 하에 측정될 수 있다. 그러나, 이는 본 개시의 한정이 아니다. 다른 좌표 시스템도 본 개시의 범위 내에 속할 수 있다. 예를 들어, 태깅 텍스트의 좌표는 극좌표 하에 측정될 수 있으며, IC 설계 레이아웃(106) 상의 태깅 텍스트는 기준점으로부터의 거리 및 기준 방향으로부터의 각도에 의해 결정된다. 태깅 텍스트의 좌표가 극좌표 시스템 하에 측정될 경우, 칩 진단 툴(112)도 또한, 물리적 IP 회로(102)의 복수의 스캔 컴포넌트(102_1-102_m)의 물리적 위치를 결정하는 데에 극좌표를 사용한다.
도 1의 프로세스 흐름에 따르면, IP 벤더는 IP 설계 레이아웃(104)을 설계하기 위한 설계 시스템을 제공한다. 도 2는 일부 실시예에 따른 설계 시스템(200)을 예시한 도면이다. 설계 시스템(200)은 CAD(computer aided design) 시스템이다. 설계 시스템(200)은 레이아웃 툴(202) 및 후처리 툴(204)을 포함한다. 레이아웃 툴(202)은 물리적 IP 회로(102)에 대응하는 IP 설계 레이아웃(104)을 설계하도록 구성된다. IP 설계 레이아웃(104)은 복수의 스캔 컴포넌트(102_1-102_m)를 포함하도록 설계된다. 복수의 스캔 컴포넌트(102_1-102_m)는 물리적 IP 회로(102)의 DFT(design-for-test) 컴포넌트일 수 있다. 레이아웃 툴(202)은 각각 복수의 태깅 텍스트(S_1-S_m)에 의해 복수의 스캔 컴포넌트(102_1-102_m)를 라벨링할 수 있다. 복수의 태깅 텍스트(S_1-S_m)의 네이밍은 복수의 스캔 컴포넌트(102_1-102_m)의 미리 정해진 스캐닝 시퀀스를 따른다.
일부 실시예에 따르면, 복수의 태깅 텍스트(S_1-S_m)가 각각 복수의 스캔 컴포넌트(102_1-102_m)에 반드시 태깅되는 것은 아닐 수 있다. 복수의 태깅 텍스트(S_1-S_m)는, 복수의 핀이 각각 복수의 스캔 컴포넌트(102_1-102_m)로 안내하는 것인, IP 설계 레이아웃(104)의 외부 표면 상에 설계된 복수의 핀에 대해 태깅될 수 있다.
후처리 툴(204)은 IP 설계 레이아웃(104)을 물리적 기술 파일(105)로 변환할 수 있다. 물리적 기술 파일(105)은 표준 물리적 기술 포맷 파일, 예컨대 GDSII 파일이다. 일부 실시예에 따르면, 후처리 툴(204)은 복수의 태깅 텍스트(S_1-S_m)와 함께 IP 설계 레이아웃(104)을 물리적 기술 파일(105)로 변환한다. 따라서, 복수의 태깅 텍스트(S_1-S_m)의 정보가 물리적 기술 파일(105)로 암호화된다.
일부 실시예에 따르면, IP 벤더는 물리적 IP 회로(102)의 물리적 기술 파일(105)을 생성하도록 설계 방법을 수행한다. 도 3은 일부 실시예에 따른 설계 방법(300)을 예시한 흐름도이다. 설계 방법(300)은 동작들(302-308)을 포함하지만, 이에 한정되는 것은 아니다. 동작 302에서, 게이트 레벨 또는 넷리스트 레벨 형태의 물리적 IP 회로(102)가 IP 벤더에 의해 설계된다. 테스트 목적을 위해 복수의 스캔 컴포넌트 또는 스캔 셀(102_1-102_m)이 또한 IP 회로(102)에서 설계된다. 복수의 스캔 컴포넌트는 IP 회로(102)의 DFT(design-for-test) 컴포넌트일 수 있다.
동작 304에서, IP 회로(102)의 IP 설계 레이아웃(104)이 IP 벤더에 의해 설계된다. 복수의 스캔 컴포넌트(102_1-102_m)도 또한 IP 설계 레이아웃(104)에 포함된다.
동작 306에서, 복수의 태깅 텍스트(S_1-S_m)가 각각 IP 설계 레이아웃(104)에서의 복수의 스캔 컴포넌트(102_1-102_m)에 라벨링되거나 태깅된다. 복수의 태깅 텍스트(S_1-S_m)의 네이밍은 복수의 스캔 컴포넌트(102_1-102_m)의 미리 정해진 스캐닝 시퀀스를 따른다. 예를 들어, IP 회로(102)가 제조되고 복수의 스캔 컴포넌트(102_1-102_m)로 테스트 신호를 입력함으로써 테스트될 때, 복수의 스캔 컴포넌트(102_1-102_m)는 미리 정해진 스캐닝 시퀀스를 따름으로써 테스트 신호에 반응한다. 일부 실시예에 따라, 복수의 태깅 텍스트(S_1-S_m)는, 복수의 핀이 각각 복수의 스캔 컴포넌트(102_1-102_m)로 안내하는 것인, IP 설계 레이아웃(104)에서의 복수의 핀에 대해 라벨링될 수 있다.
동작 308에서, IP 설계 레이아웃(104)의 물리적 기술 파일(105), 예컨대 GDSII 파일이 IP 벤더에 의해 생성된다.
일부 실시예에서, 복수의 스캔 컴포넌트(102_1-102_m)에 대응하는 복수의 태깅 텍스트(S_1-S_m)의 정보는 IP 벤더측에서 물리적 기술 파일(105)로 암호화된다.
일부 실시예에서, 도 1의 프로세스 흐름에 따라, 칩 제조자는 물리적 IC(100)를 진단하기 위한 진단 시스템을 제공한다. 도 4는 일부 실시예에 따른 진단 시스템(400)을 예시한 도면이다. 진단 시스템(400)은 위치 추출기(402), 파일 생성기(404), 및 칩 진단 툴(406)을 포함한다. 위치 추출기(402)는, 각각 복수의 스캔 컴포넌트(102_1-102_m)를 라벨링한 복수의 태깅 텍스트(S_1-S_m)에 따라 IC 설계 레이아웃(106)의 IP 설계 레이아웃(104)에서 복수의 스캔 컴포넌트(102_1-102_m)의 복수의 좌표((x_1, y_1)-(x_m, y_m))를 추출하도록 구성된다. 파일 생성기(404)는 복수의 좌표((x_1, y_1)- (x_m, y_m))에 따라 포맷 파일(108)을 생성하도록 구성된다. 물리적 IC(100)가 제조되어 테스트될 때, 칩 진단 툴(406)은 포맷 파일(108) 및 고장 로그 파일(110)에 따라 물리적 IP 회로(102) 내의 결함 컴포넌트를 결정하기 위해 물리적 IC(100) 내의 물리적 IP 회로(102)를 스캔하도록 구성되며, 물리적 IP 회로(102)는 IP 설계 레이아웃(104)에 대응하고, 물리적 IC(100)는 IC 설계 레이아웃(106)에 대응한다.
일부 실시예에 따르면, 물리적 IC(100)의 테스트 절차는 테스트 플랫폼에 의해 수행될 수 있다. 테스트 플랫폼은 분리된 플랫폼일 수 있거나 또는 칩 진단 툴(406)로 통합될 수 있다. 일부 실시예에서, 칩 진단 툴(406)은 물리적 IP 회로(102)가 미리 정해진 기능을 갖는지 여부를 결정하도록 물리적 IC(100)를 테스트한다. 물리적 IP 회로(102)의 미리 정해진 기능이 고장난 경우, 칩 진단 툴(406)은 물리적 IC(100)의 고장에 따라 고장 로그 파일(110)을 생성한다.
그 다음, 칩 진단 툴(406)은 포맷 파일(108) 및 고장 로그 파일(110)에 따라 물리적 IP 회로(100) 내의 결함 컴포넌트(들) 및 결함 컴포넌트의 대응하는 위치를 결정하도록 물리적 IP 회로(102)를 스캔한다. 예를 들어, 칩 진단 툴(406)은 포맷 파일(108) 및 고장 로그 파일(110)에 따라 결함 스캔 컴포넌트를 결정하도록 미리 정해진 스캐닝 시퀀스로 물리적 IP 회로(102)에서의 복수의 스캔 컴포넌트(102_1-102_m)를 스캔하도록 구성된다. 칩 진단 툴(406)은 물리적 IP 회로(102)의 후보 결함 컴포넌트(들) 또는 후보 결함 컴포넌트(들)로 안내하는 핀(들)을 열거하는 결함 리포트(114)를 생성한다. 결함 리포트(114)는 복수의 후보 결함 컴포넌트(C_1-C_n), 각각 복수의 후보 결함 컴포넌트(C_1-C_n)에 대응하는 복수의 좌표((x_1, y_1)- (x_n, y_n)), 및 각각 복수의 후보 결함 컴포넌트(C_1-C_n)에 대응하는 복수의 결함 퍼센티지 또는 확률(P_1-P_n)을 열거할 수 있다. 그 다음, 칩 제조자는 결함 리포트(114)의 정보에 따라 후보 결함 컴포넌트 중의 어느 것이 고장난 스캔 컴포넌트인지를 결정한다. 일부 실시예에 따라, 진단 시스템(400)은 문제가 제조 오류로 인한 것인지 아니면 설계 오류로 인한 것인지 결정하기 위해 물리적 IP 회로(102)의 고장난 스캔 컴포넌트의 물리적 위치를 절개하도록 커팅 툴을 더 포함할 수 있다.
일부 실시예에서, 방법은 칩 제조자에 의해 IC 설계 레이아웃(106)에 대해 수행된다. 도 5는 일부 실시예에 따라 IC 설계 레이아웃(106)에 대해 수행되는 방법(500)을 예시한 흐름도이다. 방법(500)은 동작들(502-506)을 포함하지만, 이에 한정되는 것은 아니다. 동작 502에서, 칩 제조자가 각각 상이한 IP 벤더에 의해 복수의 GDSII 파일을 수신하면, 칩 제조자는 각각 복수의 IP 설계 레이아웃을 생성하도록 복수의 GSDII 파일을 펼치거나 복호화한다. 간략하게 하기 위해, 칩 제조자는 IP 설계 레이아웃(104)의 GSDII 파일만 수신한다.
동작 504에서, 칩 제조자는 IP 설계 레이아웃(104)을 IC 설계 레이아웃(106) 상의 미리 정해진 위치로 배치한다. 칩 제조자는 또한, IP 설계 레이아웃(104)에서 복수의 태깅 텍스트(S_1-S_m)를 추출하고, 각각 IC 설계 레이아웃(106) 상의 복수의 태깅 텍스트(S_1-S_m)의 복수의 좌표((x_1, y_1)- (x_m, y_m))를 결정한다. 일부 실시예에 따르면, 칩 제조자는 또한, 복수의 스캔 컴포넌트(102_1-102_m)의 미리 정해진 스캐닝 시퀀스에 따라 복수의 정렬된 물리적 위치를 생성하도록 복수의 좌표((x_1, y_1)- (x_m, y_m))를 정렬한다.
동작 506에서, 칩 제조자는 복수의 정렬된 좌표((x_1, y_1)- (x_m, y_m))에 따라 IC 설계 레이아웃(106)에 대응하는 포맷 파일(108)을 생성한다. 이는 한정이 아니다. 예를 들어, IC 설계 레이아웃(106)이, 각각의 IP 설계 레이아웃이 스캔 컴포넌트의 각자의 물리적 위치를 갖는 것인 복수의 IP 설계 레이아웃을 포함할 때, 제조자는 복수의 IP 설계 레이아웃의 복수의 정렬된 물리적 위치에 따라 포맷 파일을 생성한다. 일부 실시예에 따르면, 포맷 파일(108)은 칩 진단 툴 또는 칩 테스트 툴에 의해 인식되는 DEF(design exchange format) 파일이다.
그러면, 칩 제조자는 반도체 제조 프로세스에 의해 물리적 IC(100)를 생성하도록 IC 설계 레이아웃(106)을 제조한다. 물리적 IC(100)가 제조되면, 칩 제조자에 의해 물리적 IC(100)에 대해 방법이 수행된다. 도 6는 일부 실시예에 따라 물리적 IC(100)에 대해 수행되는 방법(600)을 예시한 흐름도이다. 방법(600)은 동작들(602-608)을 포함하지만, 이에 한정되는 것은 아니다. 동작 602에서, 칩 제조자는 물리적 IC(100)에 대응하는 포맷 파일(108)을 생성한다. 그 다음, 칩 제조자는 물리적 IC를 제조하고 어떠한 고장이 발생하는지 여부를 결정하도록 테스트한다. 예를 들어, 칩 제조자는 물리적 IC(100) 내의 물리적 IP 회로(102)가 미리 정해진 기능을 갖는지 여부를 결정하도록 물리적 IC(100)를 테스트한다.
동작 604에서, 물리적 IP 회로(102)의 미리 정해진 기능이 고장난 경우, 칩 제조자는 물리적 IC(100)의 고장에 따라 고장 로그 파일(110)을 생성한다.
동작 606에서, 칩 제조자는 동작 506에서 획득된 포맷 파일(108) 및 고장 로그 파일(110)에 따라 물리적 IP 회로(102)를 진단하도록 칩 진단 툴(예컨대, 406)을 사용한다. 예를 들어, 포맷 파일(108)이 물리적 IP 회로(102)의 복수의 스캔 컴포넌트(102_1-102_m)의 복수의 좌표((x_1, y_1)- (x_n, y_n))를 포함하므로, 칩 제조자는 어느 것이 고장난 스캔 컴포넌트인지 결정하도록 복수의 스캔 컴포넌트(102_1-102_m)를 직접 검출할 수 있다. 고장난 스캔 컴포넌트가 결정되면, 물리적 IP 회로(102)의 고장난 스캔 컴포넌트의 물리적 위치도 또한 결정된다.
그 다음, 동작 608에서, 칩 제조자는, IP 벤더에게 되돌려 보낼 필요 없이 문제가 제조 오류로 인한 것인지 아니면 설계 오류로 인한 것인지 빠르게 결정하기 위해, 예를 들어 전자 현미경 하에 정확한 위치를 검사할 수 있다.
방법(600)에 따르면, 칩 제조자의 쓰루풋은 결함있는 IP 회로(102)에 의해 영향받지 않을 수 있으며 물리적 IC(100) 내의 다른 물리적 IP 회로의 기밀유지가 보안될 수 있다.
일부 실시예에 따르면, 복수의 태깅 텍스트(S_1-S_m)가 IP 벤더 측에서 복수의 스캔 컴포넌트(102_1-102_m) 상에 사전태깅될(pre-tagged) 수 있다. 칩 제조자 측에서, 칩 제조자는 IP 설계 레이아웃(104)으로부터 복수의 태깅 텍스트(S_1-S_m)를 추출하고, 각각 복수의 스캔 컴포넌트(102_1-102_m)의 복수의 좌표((x_1, y_1)- (x_m, y_m))를 결정한다. 그 다음, 칩 제조자는 복수의 좌표((x_1, y_1)- (x_m, y_m))에 따라 IC 설계 레이아웃(106)의 DEF 파일을 생성한다. 물리적 IC(100)가 제조되어 테스트될 때, 칩 제조자는 물리적 IC(100)를 IP 벤더에게 보낼 필요 없이 물리적 IC(100)의 물리적 IP 회로(102) 내의 결함 컴포넌트를 진단할 수 있다. 따라서, 칩 제조자의 쓰루풋이 IP 벤더의 지연에 의해 영향받지 않을 수 있고, 물리적 IC(100) 내의 다른 물리적 IP 회로의 기밀유지가 보안될 수 있다.
본 개시의 일부 실시예에서, 진단 시스템이 개시된다. 진단 시스템은, 위치 추출기, 파일 생성기, 및 칩 진단 툴을 포함한다. 위치 추출기는, IP 설계 레이아웃에서의 적어도 하나의 컴포넌트를 라벨링한 적어도 하나의 태깅 텍스트에 따라 IC 설계 레이아웃의 IP 설계 레이아웃에서 적어도 하나의 컴포넌트의 적어도 하나의 좌표를 추출하도록 구성된다. 파일 생성기는, 적어도 하나의 좌표에 따라 포맷 파일을 생성하도록 구성된다. 칩 진단 툴은, 포맷 파일에 따라 물리적 IP 회로 내의 결함 컴포넌트를 결정하기 위해 물리적 IC 내의 물리적 IP 회로를 스캔하도록 구성된다. 물리적 IP 회로는 IP 설계 레이아웃에 대응하고, 물리적 IC는 IC 설계 레이아웃에 대응한다.
본 개시의 일부 실시예에서, IC 설계 레이아웃에 대해 수행되는 방법이 개시된다. 방법은, IC 설계 레이아웃의 미리 정해진 위치에 IP 설계 레이아웃 - IP 설계 레이아웃은 IP 설계 레이아웃의 적어도 하나의 컴포넌트를 라벨링한 적어도 하나의 태깅 텍스트를 포함함 - 을 배치하는 단계, 적어도 하나의 태깅 텍스트에 따라 적어도 하나의 컴포넌트의 적어도 하나의 좌표를 결정하는 단계, 및 적어도 하나의 컴포넌트 좌표에 따라 IC 설계 레이아웃에 대응하는 포맷 파일을 생성하는 단계를 포함한다.
본 개시의 일부 실시예에서, 물리적 IC에 대해 수행되는 방법이 개시된다. 방법은, 물리적 IP 회로를 포함하는 물리적 IC를 제공하는 단계, 물리적 IC에 대응하는 포맷 파일을 제공하는 단계, 물리적 IP 회로가 미리 정해진 기능을 갖는지 여부를 결정하도록 물리적 IC를 테스트하는 단계, 및 물리적 IP 회로의 미리 정해진 기능이 고장난 경우, 포맷 파일에 따라 물리적 IP 회로 내의 결함 컴포넌트를 결정하도록 물리적 IP 회로를 스캔하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자는, 여기에 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 진단 시스템에 있어서,
    설계 레이아웃에서의 적어도 하나의 컴포넌트를 라벨링한 적어도 하나의 태깅 텍스트(tagging text)에 따라 집적 회로(IC; integrated circuit) 설계 레이아웃의 설계 레이아웃에서 적어도 하나의 스캔 컴포넌트의 적어도 하나의 좌표를 추출하도록 구성된 위치 추출기;
    상기 적어도 하나의 좌표에 따라 상기 IC 설계 레이아웃의 DEF(design exchange format) 파일을 생성하도록 구성된 파일 생성기; 및
    상기 DEF 파일에 따라 물리적 회로 내의 결함 컴포넌트를 결정하기 위해 물리적 IC 내의 물리적 회로를 스캔하도록 구성된 칩 진단 툴을 포함하고,
    상기 물리적 회로는 상기 설계 레이아웃에 대응하고, 상기 물리적 IC는 상기 IC 설계 레이아웃에 대응하며, 상기 적어도 하나의 스캔 컴포넌트는 복수의 스캔 컴포넌트를 포함하고, 상기 적어도 하나의 태깅 텍스트는 복수의 태깅 텍스트를 포함하며, 상기 복수의 태깅 텍스트는 미리 정해진 스캐닝 시퀀스에 기초하여 네이밍되고, 상기 칩 진단 툴은 상기 DEF 파일에 따라 상기 물리적 회로 내의 결함 컴포넌트를 결정하도록 상기 미리 정해진 스캐닝 시퀀스를 따라 상기 물리적 회로 내의 상기 복수의 스캔 컴포넌트를 스캔하는 것인, 진단 시스템.
  2. 삭제
  3. 청구항 1에 있어서, 상기 칩 진단 툴은 상기 물리적 회로가 미리 정해진 기능을 갖는지 여부를 결정하도록 상기 물리적 IC를 더 테스트하며, 상기 물리적 회로의 미리 정해진 기능이 고장난 경우, 상기 칩 진단 툴은 상기 DEF 파일에 따라 상기 물리적 회로 내의 결함 컴포넌트를 결정하도록 상기 물리적 회로를 스캔하는 것인, 진단 시스템.
  4. 청구항 3에 있어서, 상기 칩 진단 툴은 상기 DEF 파일에 따라 상기 물리적 회로 내의 결함 컴포넌트의 좌표를 더 결정하는 것인, 진단 시스템.
  5. 청구항 1에 있어서, 상기 적어도 하나의 스캔 컴포넌트는 상기 물리적 회로의 테스트를 위해 설계되는 것인, 진단 시스템.
  6. 삭제
  7. 집적 회로를 진단하기 위하여 집적 회로(IC) 설계 레이아웃에 대해 수행되는 방법에 있어서,
    IC 설계 레이아웃의 미리 정해진 위치에 설계 레이아웃 - 상기 설계 레이아웃은 상기 설계 레이아웃의 적어도 하나의 스캔 컴포넌트를 라벨링한 적어도 하나의 태깅 텍스트를 포함함 - 을 배치하는 단계;
    상기 적어도 하나의 태깅 텍스트에 따라 상기 적어도 하나의 스캔 컴포넌트의 적어도 하나의 좌표를 결정하는 단계 - 상기 적어도 하나의 태깅 텍스트는 복수의 태깅 텍스트를 포함하고, 상기 적어도 하나의 스캔 컴포넌트는 복수의 스캔 컴포넌트를 포함하고, 상기 적어도 하나의 좌표는 복수의 좌표를 포함하고, 상기 복수의 태깅 텍스트는 각각 상기 복수의 스캔 컴포넌트를 라벨링함 -;
    상기 복수의 스캔 컴포넌트의 미리 정해진 스캐닝 시퀀스에 따라 복수의 정렬된(sorted) 좌표를 생성하도록 상기 복수의 스캔 컴포넌트의 복수의 좌표를 정렬하는 단계; 및
    상기 복수의 정렬된 좌표에 따라 상기 IC 설계 레이아웃에 대응하는 DEF(design exchange format) 파일을 생성하는 단계를 포함하는, 집적 회로를 진단하기 위하여 집적 회로(IC) 설계 레이아웃에 대해 수행되는 방법.
  8. 청구항 7에 있어서,
    상기 설계 레이아웃을 배치하는 단계 전에, 상기 설계 레이아웃에 대응하는 GDS(graphic database system) 파일을 제공하는 단계를 더 포함하며,
    상기 적어도 하나의 태깅 텍스트가 상기 GDS 파일에 포함되는 것인, 집적 회로를 진단하기 위하여 집적 회로(IC) 설계 레이아웃에 대해 수행되는 방법.
  9. 삭제
  10. 물리적 집적 회로(IC)를 진단하기 위하여 상기 물리적 집적 회로(IC)에 대해 수행되는 방법에 있어서,
    IC 디자인 레이아웃에 따라 물리적 회로가 제조되도록 하는 단계;
    상기 물리적 회로를 포함하는 물리적 IC를 제공하는 단계;
    IC 디자인 레이아웃 내의 적어도 하나의 태깅 텍스트를 갖는 적어도 하나의 스캔 컴포넌트의 적어도 하나의 좌표에 따라 상기 물리적 IC에 대응하는 DEF(design exchange format) 파일을 제공하는 단계;
    상기 물리적 회로가 미리 정해진 기능을 갖는지 여부를 결정하도록 상기 물리적 IC를 테스트하는 단계; 및
    상기 물리적 회로의 미리 정해진 기능이 고장난 경우, 상기 DEF 파일에 따라 상기 물리적 회로 내의 결함 컴포넌트를 결정하도록 상기 물리적 회로를 스캔하는 단계
    를 포함하며,
    상기 적어도 하나의 스캔 컴포넌트는 복수의 스캔 컴포넌트를 포함하고, 상기 적어도 하나의 태깅 텍스트는 복수의 태깅 텍스트를 포함하며, 상기 복수의 태깅 텍스트는 미리 정해진 스캐닝 시퀀스에 기초하여 네이밍되고,
    상기 DEF 파일에 따라 상기 물리적 회로 내의 결함 컴포넌트를 결정하도록 상기 물리적 회로를 스캔하는 단계는, 상기 DEF 파일에 따라 상기 물리적 회로 내의 결함 컴포넌트를 결정하도록 상기 미리 정해진 스캐닝 시퀀스를 따라 상기 물리적 회로 내의 상기 복수의 스캔 컴포넌트를 스캔하는 단계를 포함하는 것인, 물리적 집적 회로(IC)를 진단하기 위하여 상기 물리적 집적 회로(IC)에 대해 수행되는 방법.
KR1020160137446A 2015-12-18 2016-10-21 집적 회로를 진단하기 위한 시스템 및 방법 KR101996120B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562269712P 2015-12-18 2015-12-18
US62/269,712 2015-12-18
US15/137,833 2016-04-25
US15/137,833 US10267853B2 (en) 2015-12-18 2016-04-25 System and method to diagnose integrated circuit

Publications (2)

Publication Number Publication Date
KR20170073472A KR20170073472A (ko) 2017-06-28
KR101996120B1 true KR101996120B1 (ko) 2019-07-03

Family

ID=58994561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160137446A KR101996120B1 (ko) 2015-12-18 2016-10-21 집적 회로를 진단하기 위한 시스템 및 방법

Country Status (5)

Country Link
US (2) US10267853B2 (ko)
KR (1) KR101996120B1 (ko)
CN (1) CN106897477B (ko)
DE (1) DE102016117029A1 (ko)
TW (1) TWI591503B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10267853B2 (en) * 2015-12-18 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. System and method to diagnose integrated circuit
CN110501626B (zh) * 2018-05-17 2022-09-23 瑞昱半导体股份有限公司 电子装置测试数据库产生方法
US11093683B2 (en) * 2018-10-31 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Test pattern generation systems and methods
US11561256B2 (en) 2019-12-31 2023-01-24 Synopsys, Inc. Correlation between emission spots utilizing CAD data in combination with emission microscope images
US11295831B2 (en) * 2020-06-25 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Systems and methods to detect cell-internal defects
CN115659900B (zh) * 2022-12-23 2023-04-07 全芯智造技术有限公司 用于呈现集成电路版图的方法、设备和介质
CN117634426B (zh) * 2024-01-24 2024-04-05 上海合见工业软件集团有限公司 一种电路设计的缺陷标记生成方法、电子设备及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005265497A (ja) 2004-03-17 2005-09-29 Matsushita Electric Ind Co Ltd 半導体装置の故障解析方法
US20100332172A1 (en) 2006-03-31 2010-12-30 Bruce Kaufman Secure test-for-yield chip diagnostics management system and method
US20120079439A1 (en) * 2010-09-27 2012-03-29 Teseda Corporation Suspect logical region synthesis from device design and test information
US20130174102A1 (en) * 2011-12-28 2013-07-04 Elitetech Technology Co.,Ltd. Intelligent defect diagnosis method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6701474B2 (en) * 2000-06-28 2004-03-02 Cadence Design Systems, Inc. System and method for testing integrated circuits
US6698004B2 (en) * 2002-06-20 2004-02-24 Sun Microsystems, Inc. Pin toggling using an object oriented programming language
JP3842228B2 (ja) * 2003-02-27 2006-11-08 Ｎｅｃエレクトロニクス株式会社 半導体集積回路装置と設計自動化装置及び方法並びにプログラム
TW200604865A (en) 2004-07-16 2006-02-01 Hon Hai Prec Ind Co Ltd System and method for crosstalk checking of nets in a layout
US7257784B2 (en) 2005-03-24 2007-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for integrally checking chip and package substrate layouts for errors
US7320115B2 (en) * 2005-07-12 2008-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for identifying a physical failure location on an integrated circuit
US8645896B1 (en) * 2007-06-28 2014-02-04 Dcg Systems Inc Method to transfer failure analysis-specific data between design houses and fab's/FA labs
US20090144686A1 (en) * 2007-11-30 2009-06-04 Lensing Kevin R Method and apparatus for monitoring marginal layout design rules
JP2009302510A (ja) 2008-03-03 2009-12-24 Fuji Electric Device Technology Co Ltd トレンチゲート型半導体装置およびその製造方法
US8381152B2 (en) * 2008-06-05 2013-02-19 Cadence Design Systems, Inc. Method and system for model-based design and layout of an integrated circuit
TWI362836B (en) * 2008-08-08 2012-04-21 Etron Technology Inc Dll with power-saving function
US8397193B2 (en) * 2009-04-17 2013-03-12 Arm Limited Proprietary circuit layout identification
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
CN102683165B (zh) * 2011-03-18 2015-03-25 敖翔科技股份有限公司 智能缺陷筛选及取样方法
US9823304B2 (en) * 2015-04-30 2017-11-21 Stmicroelectronics S.R.L. Integrated electronic device having a test architecture, and test method thereof
US10267853B2 (en) * 2015-12-18 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. System and method to diagnose integrated circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005265497A (ja) 2004-03-17 2005-09-29 Matsushita Electric Ind Co Ltd 半導体装置の故障解析方法
US20100332172A1 (en) 2006-03-31 2010-12-30 Bruce Kaufman Secure test-for-yield chip diagnostics management system and method
US20120079439A1 (en) * 2010-09-27 2012-03-29 Teseda Corporation Suspect logical region synthesis from device design and test information
US20130174102A1 (en) * 2011-12-28 2013-07-04 Elitetech Technology Co.,Ltd. Intelligent defect diagnosis method

Also Published As

Publication number Publication date
US20190242943A1 (en) 2019-08-08
US10267853B2 (en) 2019-04-23
US10866281B2 (en) 2020-12-15
TWI591503B (zh) 2017-07-11
CN106897477B (zh) 2021-02-19
DE102016117029A1 (de) 2017-06-22
CN106897477A (zh) 2017-06-27
US20170176525A1 (en) 2017-06-22
KR20170073472A (ko) 2017-06-28
TW201723899A (zh) 2017-07-01

Similar Documents

Publication Publication Date Title
KR101996120B1 (ko) 집적 회로를 진단하기 위한 시스템 및 방법
US6553329B2 (en) System for mapping logical functional test data of logical integrated circuits to physical representation using pruned diagnostic list
US6185707B1 (en) IC test software system for mapping logical functional test data of logic integrated circuits to physical representation
CN101169465B (zh) 基于模型化和非模型化错误的重复测试生成和诊断方法
US7596731B1 (en) Test time reduction algorithm
US8190953B2 (en) Method and system for selecting test vectors in statistical volume diagnosis using failed test data
US20070179731A1 (en) System and method for determining probing locations on ic
US7137083B2 (en) Verification of integrated circuit tests using test simulation and integrated circuit simulation with simulated failure
Chang et al. Experiences with layout-aware diagnosis—A case study
US10101388B2 (en) Method for enhanced semiconductor product diagnostic fail signature detection
Mittal et al. Test chip design for optimal cell-aware diagnosability
CN108073674B (zh) 集成电路芯片中的系统缺陷的故障标识数据库的早期开发
Appello et al. Understanding yield losses in logic circuits
Tang et al. Diagnosing timing related cell internal defects for FinFET technology
US7243039B1 (en) System and method for determining probing locations on IC
CN115408967A (zh) 通过结构分析标识安全相关端口与其安全机制的关联
JP4455569B2 (ja) 複数の論理回路に対する故障診断方法
US11449984B2 (en) Method and system for diagnosing a semiconductor wafer
CN111429427B (zh) 检测对象缺陷图案的优先级排序装置、排序方法及存储介质
JP2008116332A (ja) 複数の論理回路に対する故障診断方法
JP2009081466A (ja) 複数の論理回路に対する故障診断方法
D'Souza Improving PFA Accuracy and Defect Localization with Volume Scan Diagnosis
Hung et al. Special Session: Using Graph Neural Networks for Tier-Level Fault Localization in Monolithic 3D ICs
Sharma et al. Machine Learning Inside the Cell to Solve Complex FinFET Defect Mechanisms with Volume Scan Diagnosis
KR20230011852A (ko) 비아 결함을 모델링하는 시스템 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant