CN101169465B - 基于模型化和非模型化错误的重复测试生成和诊断方法 - Google Patents
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Abstract
本发明涉及一种基于模型化和非模型化错误的重复测试生成和诊断方法。具体地说,涉及可应用于结构VLSI设计以解决与错误测试器交互模式生成关联的问题的诊断和特征描述工具以及在实现更高故障分辨能力的同时有效降低诊断测试时间的方法。经验故障数据驱动将故障定位到精确位置的自适应测试模式的创建。此过程将一直重复,直到实现了必要的定位。将故障签名和关联标注以及故障签名和自适应模式都存储到库中以促进诊断分辨能力。并行测试器应用和自适应测试生成提供了资源的有效使用,同时降低了整体测试和诊断时间。
Description
技术领域
本发明涉及超大规模集成(VLSI)电路的设计自动化领域,更具体地说,涉及根据广泛的模型化和非模型化错误进行测试以及后续诊断故障的方法。
背景技术
在测试和后续诊断VLSI器件时经常遇到的问题是有效测试模式的可用性以及准确指出广泛的模型化和非模型化错误的根本原因的精确诊断方法。VLSI器件及其关联的高电路性能以及复杂的半导体工艺的快速综合发展加剧了以前的和引入的新类型的缺陷。此缺陷多样性连同有限数量的错误模型,通常导致具有无效诊断分辨能力的大型而不适当的模式集合。
在大型逻辑结构中确定错误并准确指出问题的根本原因需要较高的分辨能力诊断判定来分离缺陷并成功完成物理故障分析(PFA)以定位这些缺陷。当前水平的逻辑诊断算法和技术的分辨能力取决于测试数量以及可用于每个错误的通过和失败测试结果数据的数量。
测试模式生成
在产生测试以检测缺陷时需要测试模式。可以使用各种方法来生成测试。通常使用代表性的缺陷模型并将其称为错误模型。错误模型有利地用于指导生成并测量最终模式的有效性。固定型错误模型是最常用的模型,但是已成功地在行业中使用其他模型。对于固定型错误模型,将错误分配到固定0(S-a-0)和固定1(S-a-1)条件的每个基本块的输入和输出。基本块(即,任何设计中的最低逻辑级别)的实例包括“与”、“或”、“与非”、“或非”、“非”门等。对于每个错误,生成器确定激活逻辑中错误的必需条件,由此允许条件将错误传播到观察点。为整个芯片错误集合中的每个错误生成测试,然后使用方法来压缩这些模式以使每模式测试的错误数最大化。
在生产环境下,测试器时间和测试器存储器是首要的;因此,通过测试每模式的错误的最大数量(尽管更难于诊断)来采取步骤以确保所述模式尽可能地有效。
在最终测试中,将模式应用到待测器件(下文中称为DUT)并收集测试结果数据。测试结果数据通常包含通过和失败的模式以及失败的特定锁存器或引脚(“观察点”)以及它们如何失败。为了确定哪个错误可解释失败,通常将失败数据加载到诊断模拟器中。对每个错误进行分析以查看它是否可解释失败或一组失败。此模拟的结果是标注报告,该报告列出了每个可疑错误以及错误解释失败的置信水平。标注的范围可以从100%的精确标注(完全匹配)到较低的置信度。物理故障分析(PFA)需要将故障定位在精确位置,因此需要高度准确的标注。经常,得到的诊断标注没有给出足够清晰的错误位置指示。在标识了若干错误而每个错误都没有精确标注的情况下,将需要更细致的分辨能力。可以在诊断模拟期间根据已标注的错误子集来创建一组集中的模式。在典型的错误模拟中,一旦完成了此过程,就将错误标记为已检测。
行业中广泛使用的技术被称为N-检测,其中对错误检测N次,每次都使用一组不同的激活和传播条件。
现在将更详细地说明此方法。首先,确定馈入错误的一组激励点(锁存器或主输入PI)。接下来,在不存在限制的情况下生成给定错误的测试。第一个模式用作其余N-检测模式的基础。逐个地,将每个激励点连接到第一个模式的负值并生成新的测试。如果检测到错误,则将所述模式保存为N-检测模式中的一个模式。然后,为每个激励点重复该过程以获得一组所需的N-检测模式。
错误模型模拟缺陷
物理缺陷可以通过许多方式表现出来且通常不匹配任何错误模型。通过扩大测试集的宽度,增加了能够同样检测非模型错误的可能性。用于生成测试模式并收集关联的测试结果的常规方法不足以实现所需的诊断分辨能力。
因此,行业中需要提供一种根据特定器件响应且导致高诊断分辨能力标注的交互和重复测试生成和诊断方法。
诊断模拟
参考图1,图1示出了行业中通常使用的可应用于VLSI小片或多芯片模块的最终测试的常规方法的流程图,并且所述方法用于确定一个或多个故障的根本原因,并最终确定解决造成故障的问题的步骤。
通过描述DUT的一个或多个逻辑模型(块11)的形式说明要测试的芯片或模块。此类逻辑模型的实例可以采取逻辑的高级表示的形式,例如,行为或在范围的另一端为网表,所述网表包括基本元素(“或非”、“与非”等)及其相应的互连。
使用若干ATPG(自动测试模式生成器)(块12)之一来生成一组测试模式(也称为测试向量),根据逻辑的大小和复杂度,所述ATPG可以包括一个或多个确定性模式生成器、加权自适应随机模式生成器等。然后将如此生成的一组模式(块13)应用到最终测试处的测试器(块14)。
块15示出了决策块,其用于在测试完成时(即,在应用所有已知推理的测试模式来检测任何故障的存在之后)判定芯片或模块是通过还是未通过测试。假定答案为“是”,则将DUT进行划片、切割并安装到下级封装。备选地,如果待测器件在测试期间失败,则将相应的失败数据(块17)传递给一组旨在定位故障的诊断模拟程序(块16)。诊断工具(块16)的目的是确定解释失败数据(块17)的错误或一组错误(块18)。诊断工具的结果是错误标注。通常与错误标注关联的是对标注中每个错误如何良好地解释物理故障的发生的度量。此性能度量提供了置信水平。然后,优选地将错误标注输入到物理故障分析程序(块19),其中将逻辑故障之间的关联与实际物理故障联系在一起。定位物理故障使得可以确定问题的根本原因(块191),由此允许工程师采取必要的步骤来解决问题(块192)。
与同时包括测试模式生成(TPG)和模拟的最终测试有关的重要问题涉及测试DUT所需的大量模式以及分配给晶片中的每个芯片的测试时间。该问题表现为这种程度,使得最终测试多年来已成为生产VLSI产品的成本的主要组成部分。鉴于芯片中不断增加的电路密度(这是IC速度和性能的主要贡献因素),测试时间很快变得无法管理。此问题的复杂之处在于常规技术不足以有效地处理测试问题。
结果,行业内需要一种可行的解决方案,其使重新使用在先前失败的最终测试芯片中使用的测试模式的子集成为可能,并且充分地标识特定错误以存储和后续检索所述错误,以便测试被怀疑包含同样故障的类似芯片。
发明内容
因此,本发明的首要目标是提供一种诊断和特征描述工具,所述工具可应用到结构性的VLSI设计,以在解决与错误测试器交互模式生成关联的问题时减少测试模式量。
另一个目标是增加错误标注以及后续的物理故障分析的准确性。
再一个目标是以更及时和成本有效的方式实现增强的诊断分辨能力。
再一个目标是提供一种方法,所述方法从经验上适应通过测试和诊断其他类似DUT获得的测试经验,并且将同样的测试模式应用到其他已知具有同样错误的DUT,以便增强和促进诊断错误分辨能力。
通过提供一种用于诊断和准确指出DUT中的模型和非模型错误的根本原因的方法来实现本发明的这些和其他目标、优点和方面,所述方法包括以下步骤:
通过应用一组测试模式来测试所述DUT并在测试失败时存储签名,所述签名指示并代表了所述DUT中的故障;以及
执行诊断模拟来获得错误标注,并通过将指示所述故障的签名和已存储的签名相比较来关联所述签名;以及
将与所述签名关联的所述一组测试模式应用到所述DUT。
本发明的方法实现了高置信错误检测测试,通过使用标准诊断技术并生成模型化错误(与标识的网关联)的一组N-检测模式来标识所述测试。然后,使用这些集中的模式以及记录并用于中间诊断分析的相应失败的通过响应来重新应用测试。然后重复上述过程,直至达到所需的诊断置信水平。优选地,通过基于特定器件响应的交互和重复测试生成和诊断方法来提供高诊断分辨能力的解决方案。
本发明的方法使能发现以其他方法不能检测到的重复条件。因此,自适应测试模式生成(也称为测试生成或TPG)可以与测试应用并行进行,由此在显著提高错误分辨能力的同时改进了测试器时间。(注:可以为TPG使用除了N-检测之外的其他方法)。
附图说明
结合在说明书中并构成其一部分的附图示出了本发明的当前优选的实施例,所述附图与上文给出的总体描述和下文给出的优选实施例的详细描述一起用于解释本发明的原理,这些附图是:
图1是示出了通常用于诊断模拟以在测试DUT时准确指出并定位错误的现有技术基本流程的示意图;
图2是示出了根据本发明的优选实施例的描述重复N-检测方法的步骤的流程图,所述方法使用包括从经验上获知的错误签名、标注和模式的库;
图3是示出了根据本发明的优选实施例的描述重复N-检测方法的步骤的流程图,所述方法在诊断模拟和自适应模式生成之后使用包括签名、错误标注和模式的库;
图4是示出了根据本发明的优选实施例的描述重复N-检测方法的步骤的流程图,所述方法示出了自适应并行测试器应用和自适应测试模式生成并使用库,该库包含产生用于给定失败小片的预定签名的一组减少的自适应测试模式;
图5是示出了根据本发明的优选实施例的描述重复N-检测方法的步骤的流程图,所述方法示出了并行测试器应用和自适应测试生成并使用库,所述库包括a)签名、b)错误标注、c)自适应模式,以及d)小片标识;
图6示出了用于初始测试激励(图6A)和其后的第一通过测试模式激励(图6B)的重复定位过程的图示;
图7示出了重复自身直至达到所需诊断置信水平(图7A)和其后标识定位的错误(图7B)的重复定位过程的相同图示。
具体实施方式
在下文中说明了本发明的优选实施例,所述实施例示出了紧密地和交互地与测试模式生成和测试器执行过程联系的若干系统组件。
参考图2-5,其中示出了重复诊断过程的流程和功能组件。测试生成、错误模拟和诊断模拟块具有来自逻辑设计和错误模型的输入。测试生成块提供生产测试模式和自定义重复诊断模式,在相应附图中标记为N-检测模式。还调用了其他专用算法来生成自定义模式,这将在下文中描述。
重复诊断和测试执行过程多次调用自适应故障器件特定重复过程,直至达到所需的诊断分辨能力。
所述过程步骤优选地包括:
1.使用标准诊断技术来标识最高置信水平的网;
2.生成与选定的网(例如,最上面5%的标注)关联的模型化错误的N-检测模式(例如,乘以20);
3.通过使用集中的模式来重新测试;
4.重新运行诊断;以及
5.重复上述步骤,直至达到所需的置信水平因数。
此外,在诊断测试末尾,将物理设计模型和诊断标注数据(即,失败的网)随后输入到物理故障分析(PFA)以确定问题的根本原因。
现在参考图2,其中示出了详细说明当前方法的步骤的流程图,所述方法使用包含从经验获知的故障签名和错误标注的库以促进诊断过程。当将测试模式应用到DUT时(23),如果测量的响应匹配期望的响应,则模式通过(292)。如果测量的响应不匹配期望的响应,则它们指示故障条件。对故障模式的测量(即,在小片的主要输出处观察到的值)产生了故障签名(23)。因此,将形成故障签名的故障测量归因于导致故障发生的缺陷或问题。
当器件出现故障时,将参考库(29)来判定对于特定故障签名是否已遇到标注(24)。如果标注已存在,则诊断继续,最终导致使用预定标注位置的物理故障分析(PFA)(291)。如果签名不存在(24),则过程通过执行诊断模拟(25)继续,其中确定了错误标注(26)。确定了错误标注后,将签名和标注都添加到库并且器件已为PFA准备就绪。此过程通过测试晶片上的每个芯片来重复自身,直至已收集了充足的故障信息或直至测试了晶片上的所有芯片。
经验签名库初始并不存在。事实上,它必须从被测试的器件建立。一旦第一DUT失败且诊断模拟(25)标识了错误标注(26),就将标注和相应的故障签名添加到库(28和29)。在后续测试时,随着更多器件出现故障,将从诊断模拟(25)确定错误标注(26)并将其添加到库(28和29),由此建立包含故障签名和错误标注的库。
现在参考图3,其中说明了使用“升级”库的本发明的优选实施例的方法。此次,所述库容纳了一组增强的模式,所述模式实现针对更难以诊断故障的诊断分辨能力。针对故障响应(35)应用测试模式(33)并执行诊断模拟。模拟的结果是错误标注和相应的得分。如果得分指示缺乏高置信水平(311),则必须使用其他方法来提高标注的准确度。一个此类方法是创建或使用一组集中的模式。首先,搜索库(39)以判定增强的模式是否已存在(312)。如果此类模式存在,则将其应用到DUT(33)。如果它们不存在,则优选地使用重复错误定位过程来创建集中的模式以缩小和挑选解释故障的错误标注(313)。一旦生成了新的模式,就将其添加到库(314)并应用到DUT(33)。将重复该过程,直至实现了准确的标注(311、36)。将此新签名和标注添加到库(39),然后前进到PFA(391)。
现在参考图4,其中示出了说明并行测试器应用和诊断测试生成的方法。如上所述,应用测试模式和收集故障签名(43)。执行诊断模拟来确定故障的根本原因(45)。如果模拟带来准确的标注(411、46),则器件已为PFA(491)做好准备。否则,有利地调用重复错误定位过程来生成一组集中的模式(413),同时测试器前进到测试下一器件(414)。将存储故障DUT标识和关联的签名以在重新测试时使用(418)。重复该过程(43),直到测试了整个晶片(416),此时测试器在需要进一步错误定位时返回先前的故障DUT。为每个故障DUT使用关联的模式。
现在参考图5,其中显示了结合使用包括上述并行测试器应用以及诊断测试生成的库的方法。应用测试模式(53)并针对故障响应执行诊断模拟(55)。模拟的结果是错误标注(多个)和关联得分(多个)。如果所述得分缺乏高置信水平(511),则优选地使用其他方法来提高错误标注的准确度。一个此类方法是创建或使用一组集中的模式。首先,搜索库(59)以判定增强的模式是否已存在(512)。如果此类模式存在,则将其应用到DUT(53)。如果它们不存在,则优选地使用重复错误定位过程来创建集中的模式来缩小和挑选解释故障的错误标注(513)。与诊断测试生成并行,测试器前进到测试下一个器件。在前进到下一个器件之前,将存储DUT标识和故障签名以在重新测试时使用。将任何新生成的模式添加到库(514)。将重复该过程(53),直至测试了整个晶片(516),此时使用一组关联的增强模式对整体故障器件集进行重新测试。
图6和7以图形方式示出了如何优选地使用器件故障签名来提高对故障节点的分辨能力。
针对器件运行初始测试模式并连同故障签名一起记录不匹配预期“良好”器件(即,良好的机器)的可观察节点(输出)。通过器件模型追溯故降输出,将其扩展成可能电路的“锥体”,其可能是在主要输出处看到的故障的根源。因为通过器件追溯每个故障的签名,所以锥体末端重叠。重叠的锥体区域(图6A)标识了故障高发的电路区域。
鉴于如今的电路复杂性和高晶体管数,故障锥体的重叠区域不具有足够的分辨能力来允许故障诊断和分析。因此,需要其他测试模式来增大分辨能力。为了提高测试的分辨能力,将重叠区域电路信息传递给测试模式生成器并生成对于这些区域唯一的模式。然后重新测试该器件。如图6所示,观察到的新故障生成其自己的唯一签名并可用于标识新的故障锥体。
参考图6和7,图7中示出的故障锥体区域需要更高的分辨能力以便执行正确的诊断和分析。在图7A和7B中重复提高故障分辨能力的步骤(并一直继续,直至达到所需的分辨能力)。
本发明对非模型化错误、AC错误、网到网缺陷、模式敏感的错误等有效。它具有其他优点,因为它引入了功能与结构测试方法之间的完全兼容性。本发明的方法是高度交互的并适合收敛的诊断模式生成。它成功地利用了常规的测试生成和诊断算法,并能够容易地被集成到当前测试系统架构和测试流程中。
最后,本发明可以以硬件、软件或硬件和软件的组合来实现。本发明可以以集中的方式在一个计算机系统中或以分布的方式(其中不同的元素跨若干互连的计算机系统分布)来实现。任何种类的计算机系统(或其他适合于执行此处所描述的方法的装置)都是适合的。典型的硬件和软件的组合可以是具有计算机程序的通用计算机系统,当所述计算机程序被加载和执行时,将控制所述计算机系统以使得其执行此处描述的方法。
本发明还可以被嵌入计算机程序产品,其包括允许实现此处所述的方法的所有特征,并且当被加载到计算机系统中时,其能够执行这些方法。
当前上下文中的计算机程序装置或计算机程序指一组指令的以任何语言、代码或符号表示的任何表达,旨在使具有信息处理能力的系统直接执行特定的功能,或者在转换为另一种语言、代码或符号,和/或以不同的材料形式再现后执行特定的功能。
虽然结合示例性实施例具体说明了本发明,但是显然,根据本说明的教导,许多替代、修改和变化对本领域的技术人员将是显而易见的。因此,所附权利要求旨在包括任何此类落入本发明的真实范围和精神内的替代、修改和变化。
Claims (18)
1.一种用于诊断和准确指出待测器件中的模型化和非模型化错误的根本原因的方法,所述方法包括以下步骤:
a)通过应用一组测试模式来测试所述待测器件并在测试失败时存储签名,所述签名指示了所述待测器件中的故障;以及
b)执行诊断模拟来获得错误标注,并通过将指示所述故障的签名和已存储的签名相比较来关联指示所述故障的签名;以及
c)将与指示所述故障的签名关联的所述一组测试模式应用到所述待测器件。
2.如权利要求1中所述的方法,其中将重复步骤a)到c),直到建立了所述关联。
3.如权利要求1中所述的方法,其中如果建立了所述关联或定位了所述故障或达到了预定置信水平,则执行物理故障分析来确定所述故障的根本原因。
4.如权利要求1中所述的方法,其中如果所述待测器件出现故障,则存储有签名和错误标注的库判定是否已为指示所述故障的签名创建了指示所述故障的错误标注,并且如果所述标注已存在,则前进到在所述错误标注的位置处的物理故障分析。
5.如权利要求4中所述的方法,其中如果指示所述故障的签名不存在,则执行诊断模拟以确定最有可能解释所述故障的错误标注。
6.如权利要求5中所述的方法,其中在确定了所述错误标注时,将所述错误标注及其相应的签名存储在所述库中,并且待测器件已为物理故障分析做好准备。
7.如权利要求1中所述的方法,还包括以下步骤:如果没有建立关联并且所述错误标注无法达到预定准确度,则生成一组测试模式以定位故障并将所述生成的一组测试模式应用到待测器件。
8.如权利要求1中所述的方法,其中将所述一组测试模式并行应用到所述待测器件中的其他待测器件,同时生成多组其他测试模式以便定位故障。
9.如权利要求1中所述的方法,其中诊断和准确指出所述根本原因涉及模型化错误、非模型化错误、AC错误、网到网错误、模式敏感的错误以及它们的任意组合。
10.如权利要求1中所述的方法,其中将指示所述故障的签名、错误定位测试模式以及与所述相应错误标注关联的相应根本原因存储到库中。
11.一种用于诊断和准确指出待测器件中的模型化和非模型化错误的根本原因的方法,所述方法包括以下步骤:
a)使用诊断模拟来标识最高得分的错误标注;
b)为与标识的网关联的错误生成一组确定性的定位模式并确定相应的签名;
c)使用所述一组确定性的模式来重新应用测试;以及
d)重复步骤a)到c),直到达到所述最高得分的错误标注。
12.如权利要求11中所述的方法,其中所述模式是N-检测模式。
13.如权利要求11中所述的方法,其中将所述确定性模式和相应的签名存储在库中。
14.如权利要求11中所述的方法,其中将所述预定置信水平的错误标注与所述确定性模式和相应签名一起存储在库中。
15.如权利要求11中所述的方法,其中实时重新使用所述确定性模式和相应签名。
16.如权利要求11中所述的方法,其中在步骤c)中记录用于中间诊断分析的数据。
17.如权利要求13中所述的方法,其中在步骤c)中将所述签名编目到所述库中。
18.如权利要求14中所述的方法,其中将所述一组确定性的测试模式并行应用到所述待测器件,同时生成其他确定性的测试模式以便定位故障。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/552,567 US20080115029A1 (en) | 2006-10-25 | 2006-10-25 | iterative test generation and diagnostic method based on modeled and unmodeled faults |
US11/552,567 | 2006-10-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
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---|---|
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CN (1) | CN101169465B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111193595A (zh) * | 2019-11-28 | 2020-05-22 | 腾讯云计算(北京)有限责任公司 | 电子签名的错误检测方法、装置、设备和存储介质 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7694196B2 (en) * | 2007-11-20 | 2010-04-06 | Qimonda North America Corp. | Self-diagnostic scheme for detecting errors |
US9043761B2 (en) * | 2010-09-01 | 2015-05-26 | International Business Machines Corporation | Fault localization using condition modeling and return value modeling |
CN102760208B (zh) * | 2012-07-03 | 2015-07-29 | 清华大学 | 基于模拟疫苗的动态人工免疫故障诊断方法 |
US9217772B2 (en) * | 2012-07-31 | 2015-12-22 | Infineon Technologies Ag | Systems and methods for characterizing devices |
US9811447B2 (en) * | 2013-06-20 | 2017-11-07 | Entit Software Llc | Generating a fingerprint representing a response of an application to a simulation of a fault of an external service |
DE102013215055B4 (de) * | 2013-07-31 | 2021-01-28 | Infineon Technologies Ag | Schaltungsanordnung, Vorrichtung, Verfahren und Computerprogramm mit modifiziertem Fehlersyndrom zur Fehlererkennung von permanenten Fehlern in Speichern |
US9274172B2 (en) * | 2013-10-17 | 2016-03-01 | International Business Machines Corporation | Selective test pattern processor |
US10078720B2 (en) * | 2015-03-13 | 2018-09-18 | Taiwan Semiconductor Manufacturing Company Limited | Methods and systems for circuit fault diagnosis |
US9552449B1 (en) * | 2016-01-13 | 2017-01-24 | International Business Machines Corporation | Dynamic fault model generation for diagnostics simulation and pattern generation |
US10024910B2 (en) | 2016-01-29 | 2018-07-17 | International Business Machines Corporation | Iterative N-detect based logic diagnostic technique |
CN105938453A (zh) * | 2016-04-14 | 2016-09-14 | 上海斐讯数据通信技术有限公司 | 一种自动测试方法及系统 |
CN113010389B (zh) * | 2019-12-20 | 2024-03-01 | 阿里巴巴集团控股有限公司 | 一种训练方法、故障预测方法、相关装置及设备 |
CN111308328B (zh) * | 2020-01-20 | 2022-02-08 | 杭州仁牧科技有限公司 | 一种低频数字电路综合测试系统及其测试方法 |
CN113127277B (zh) * | 2021-03-26 | 2022-11-25 | 山东英信计算机技术有限公司 | 一种设备测试方法、装置、电子设备及可读存储介质 |
US11921598B2 (en) * | 2021-10-13 | 2024-03-05 | Teradyne, Inc. | Predicting which tests will produce failing results for a set of devices under test based on patterns of an initial set of devices under test |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5663967A (en) * | 1995-10-19 | 1997-09-02 | Lsi Logic Corporation | Defect isolation using scan-path testing and electron beam probing in multi-level high density asics |
CN1342318A (zh) * | 1998-11-13 | 2002-03-27 | 依莱克特罗格莱斯有限公司 | 用于将逻辑集成电路的逻辑功能测试数据映射为物理表述的集成电路测试软件系统 |
US20030046608A1 (en) * | 2001-09-05 | 2003-03-06 | Bartenstein Thomas W. | Incremental fault dictionary |
CN1553328A (zh) * | 2003-06-08 | 2004-12-08 | 华为技术有限公司 | 基于故障树分析的系统故障定位方法及装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6961887B1 (en) * | 2001-10-09 | 2005-11-01 | The United States Of America As Represented By The Secretary Of The Navy | Streamlined LASAR-to-L200 post-processing for CASS |
US20050268189A1 (en) * | 2004-05-28 | 2005-12-01 | Hewlett-Packard Development Company, L.P. | Device testing using multiple test kernels |
US7219287B1 (en) * | 2004-09-29 | 2007-05-15 | Xilinx, Inc. | Automated fault diagnosis in a programmable device |
US7509551B2 (en) * | 2005-08-01 | 2009-03-24 | Bernd Koenemann | Direct logic diagnostics with signature-based fault dictionaries |
US7596736B2 (en) * | 2006-03-24 | 2009-09-29 | International Business Machines Corporation | Iterative process for identifying systematics in data |
-
2006
- 2006-10-25 US US11/552,567 patent/US20080115029A1/en not_active Abandoned
-
2007
- 2007-10-24 CN CN2007101674410A patent/CN101169465B/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5663967A (en) * | 1995-10-19 | 1997-09-02 | Lsi Logic Corporation | Defect isolation using scan-path testing and electron beam probing in multi-level high density asics |
CN1342318A (zh) * | 1998-11-13 | 2002-03-27 | 依莱克特罗格莱斯有限公司 | 用于将逻辑集成电路的逻辑功能测试数据映射为物理表述的集成电路测试软件系统 |
US20030046608A1 (en) * | 2001-09-05 | 2003-03-06 | Bartenstein Thomas W. | Incremental fault dictionary |
CN1553328A (zh) * | 2003-06-08 | 2004-12-08 | 华为技术有限公司 | 基于故障树分析的系统故障定位方法及装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111193595A (zh) * | 2019-11-28 | 2020-05-22 | 腾讯云计算(北京)有限责任公司 | 电子签名的错误检测方法、装置、设备和存储介质 |
Also Published As
Publication number | Publication date |
---|---|
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