KR101118407B1 - 테스트 액세스 아키텍처 및 모듈 테스트 방법 - Google Patents

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Abstract

테스트 액세스 아키텍처는 테스트 액세스 메카니즘에 접속된 제 1 및 제 2 모듈(3A, 3B)을 포함한다. 테스트 자극 데이터가 제 1 모듈(3A)로 시프트되고, 글로벌 스캔 인에이블 신호(27)에 응답하여 캡처된 테스트 응답 데이터가 활성화된다. 각각의 모듈은 제어 회로(59A, 59B), 예를 들면, OR 게이트를 포함하여, 글로벌 스캔 인에이블 신호(27)가 그 각각의 모듈로 전달되는지의 여부를 제어한다. 제어 회로(59A, 59B)는 전용 바이패스 신호(61A, 61B)에 의해 각각 제어된다. 전용 바이패스 신호(61A, 61B)는 로컬 스캔 인에이블 신호(60A, 60B)가 글로벌 스캔 인에이블 신호(27)를 미러링(mirroring)하는지의 여부를 제어하는 제어 신호로서 작용한다. 이것은 전용 바이패스 신호(61A 또는 61B)를 특정 모듈에 대해 하이로 유지함으로써, 글로벌 스캔 인에이블 신호(27)가 테스트되지 않는 하나 이상의 특정 모듈에 대해 하이로 유지되도록 하여, 그들이 동작의 전송 모드에 위치되도록 한다. 본 발명은 테스트 패턴 데이터가 파이프라인 방식으로 처리되도록 허용함으로써, 테스트되는 모듈 이전에 위치된 모듈이 일련의 테스트 자극 데이터로부터 테스트 자극 데이터의 다음 세트를 포함하고, 테스트될 모듈 이후에 위치된 모듈이 이전의 테스트로부터의 테스트 응답 데이터를 포함하도록 한다.

Description

테스트 액세스 아키텍처 및 모듈 테스트 방법{TEST ARCHITECTURE AND METHOD}
본 발명은 전자 회로를 테스트하는 테스트 액세스 아키텍처(test access architecture) 및 방법에 관한 것으로서, 특히, SOC(System On Chip)를 모듈러 테스트하는 테스트 액세스 아키텍처 및 방법에 관한 것이다.
현대의 반도체 설계 방법 및 제조 기법들은 하나의 단일 다이상의 완전한 시스템, 소위 "시스템 칩" 또는 SOC의 생성을 가능하게 한다. 전형적으로, 그러한 시스템 칩은 수 백만개의 트랜지스터로 구성되며, 다양한 하드웨어 모듈을 포함하는 VLSI(very large integrated circuits)이다. 외부의 설계 전문 기술로부터 시기 적절한 방법 및 수단으로 이들 크고 복잡한 시스템 칩을 설계하기 위해, 재사용가능한 코어가 증가적으로 이용되고 있다. 코어는 다수의 SOC 설계에서 재사용하기 위한, 사전설계되고 사전입증된 설계 모듈이다. 코어의 예로는, CPU, DSP, 미디어 코-프로세서(media co-processors), 통신 모듈, 메모리 및 혼합 신호 모듈이 있다.
그들의 제조 프로세스에서의 결함으로 인해, 모든 집적 회로는, 제조 결함에 대해 개별적으로 테스트될 필요가 있다. 시스템 칩도 그러한 규칙에 대해 예외가 아니다. 모듈러 테스트 개발이, SOC에 대해 증가적으로 이용된다. 내장된 아날로그 회로 및 메모리와 같은 비논리 모듈은, 그들의 "비정상(abnormal)" 회로 구조로 인해, 독립형 테스트(stand-alone testing)를 요구한다. 구현에 대한 세부 사항이 알려지지 않은 하드(레이아웃) 코어 및 암호화 코어와 같은 블랙 박스형 제3자 코어(black-boxed third-party cores)는, 그들의 제공자에 의해 공급된 테스트에 의해 테스트될 필요가 있으며, 따라서, 독립형 테스트를 또한 요구한다. 더욱이, 구현에 대한 세부 사항이 알려진 논리 모듈의 경우에도, 모듈러 테스트 개발은 매력적인 대안이다. 여기서, 모듈러 "분할 및 획득(divide-and-conquer)" 테스트 개발 방안은, 테스트 생성 계산 시간 및 관련된 데이터 볼륨을 감소하는데 도움을 준다. 마지막으로, 모듈러 테스트 방안은, 코어 또는 모듈이 다수의 SOC 설계에 이용되는 경우에 특히 이익이 되는 테스트 재사용을 가능하게 한다.
모듈러 테스트 개발을 가능하게 하도록, 내장형 모듈은 그의 주변 회로로부터 분리되어야 하고, 전기 테스트 액세스가 제공될 필요가 있다. Zorian 등에 의한 Proceedings of the IEEE International Test Conference(ITC), pages 130-143, Washington DC, October 1998의 논문은 SOC의 모듈러 테스트를 가능하게 하는 일반적인 개념적 테스트 액세스 아키텍처를 기술하고 있다. 테스트 액세스 아키텍처는 테스트중인 모듈당 3개의 주요 요소로 구성된다. 이들은 (1) 테스트 패턴 소스 및 싱크, (2) 테스트 액세스 메카니즘(TAM), 및 (3) 랩퍼(wrapper)를 포함한다. 랩퍼는 모듈을 그의 주변으로부터 분리시킬 수 있고, 모듈에 대한 기능적 액세스와 TAM을 통한 테스트 액세스 사이의 스위칭 기능을 제공할 수 있다. SOC 테스트 액세스 아키텍처는 개별적인 TAM의 수 및 그들의 폭, TAM에 대한 모듈의 할당, 및 테스트 랩퍼의 설계를 결정한다.
전형적으로, 테스트 액세스 아키텍처의 설계는, TAM 와이어의 전체 양 "w" 및 테스트될 모듈의 수 "m"에 의해 제약을 받는다. TAM 와이어의 수 w는, 예를 들면, 이용가능한 IP 핀의 수, TAM 와이어링 영역의 양 및 사용하고자 하는 SOC 설계자에 의해서, 또는 다른 실제적인 제약에 의해 지정된다. w 및 테스트될 모듈의 수 m이 주어지는 경우, SOC 설계자는 개별적인 TAM의 수 및 그들의 개별적인 폭 wi(
Figure 112006051268192-pct00001
) 및 TAM에 대한 모듈의 할당(모든 모듈은 정확하게 하나의 TAM에 접속됨)을 결정해야 한다.
한 가지 가능성은, 각각의 모듈에 대해 개별적인 TAM을 생성하는 것이다. 이것은 모듈의 수 m이 TAM 와이어의 수 w 이하인 경우에만 작용한다. 이러한 타입의 테스트 액세스 아키텍처는, "분배(Distribution)" 아키텍처라고 지칭된다. 분배 아키텍처 설계의 도전 과제는, 개별적인 TAM 폭 wi를 최적화하여, 전체 테스트 시간이 최소화되도록 하는 것이다. 다른 가능성은 모든 모듈이 접속되는, 폭 w의 하나의 단일 TAM을 생성하는 것이다. 그러한 테스트 액세스 아키텍처는 "데이지체인(Daisychain)" 아키텍처라고 지칭된다.
분배 및 데이지체인 아키텍처는, "하이브리드 TAM 아키텍처" 라고 지칭되는 아키텍처의 전체 스펙트럼의 2개의 극단을 형성한다. 이들 아키텍처는 다수의 개별적인 TAM으로 구성되는 반면, 모든 TAM은 다수의 모듈의 테스트 액세스 요구를 서비스한다.
도 1은 SOC에 대한 전형적인 하이브리드 TAM 아키텍처를 도시한다. SOC는 개별적으로 테스트될 필요가 있는 28개의 모듈(3)을 포함한다(즉, m = 28). 이러한 테스트 액세스 아키텍처(1)는 9개의 개별적인 TAM(51 내지 59)으로 구성된다. 이러한 예에서, TAM(51 내지 59)은 다음과 같은 개별적인 폭, 즉, 23, 6, 4, 3, 5, 10, 6, 6, 1을 갖는다. 이것은 64 와이어의 전체 TAM 폭 w를 제공한다. 이러한 아키텍처에 대한 모듈 할당 벡터는 (56; 58; 54; 53; 52; 56; 54; 57; 53; 59; 56; 55; 59; 59; 59; 59; 53; 52; 53; 53; 57; 59; 59; 59; 55; 51; 59; 59)이다. 즉, 28개의 모듈에 대해, 제 1 모듈(3)은 TAM(56)으로 할당되고, 제 2 모듈은 TAM(58)으로 할당되고, 제 3 모듈은 TAM(54)으로 할당되는 등의 방식으로 된다.
따라서, 도 1은 개별적인 TAM(51 내지 59)의 폭 및 TAM(51 내지 59)에 대한 다양한 모듈(3)의 할당을 도시한다. 테스트 액세스 아키텍처의 설계는, 전체 SOC 테스트 비용에서의 두 가지의 주된 파라미터인, SOC의 테스트 적용 시간에 대해서 뿐만 아니라, 테스터 채널당 요구된 벡터 메모리 깊이에 대해서 큰 영향을 미친다.
스펙트럼의 2개의 극단, 즉, 분배 및 데이지체인 아키텍처는 자동화된 테스트 액세스 아키텍처 설계 툴에 대한 액세스를 갖지 않는 SOC 설계 팀에게 널리 이 용됨을 입증하였지만, 연구에 의하면, 사실상 모든 경우에, 이들 2개의 아키텍처 결과는 하이브리드 TAM 아키텍처보다 상당히 더 긴 테스트 시간을 가짐을 알 수 있다.
상기 내용으로부터, 많은 상황에서, 요구된 테스터 벡터 메모리 및 테스트 적용 시간을 최소화하기 위해, 다수의 모듈이 예를 들면, TAM(52, 53, 54, 55, 56, 57, 59)에 도시된 바와 같은 공통의 TAM에 접속되는 테스트 액세스 아키텍처를 설계하는 것이 바람직한 것으로 결론을 내릴 수 있다.
다수의 모듈(3)이 이러한 방식으로 공통 TAM(5)에 접속될 때, 해당 TAM(5)에서의 각 모듈(3)의 테스트 데이터가 SOC 핀에 도달하는 것이 보장되어야 한다. 따라서, 각 모듈(3)은 다른 모듈의 테스트 패턴 데이터가 이러한 모듈을 따라 전송될 수 있는 "투과 모드(transparent mode)"를 가질 필요가 있다. 테스트 패턴 데이터의 전송은 테스트 자극 데이터를 테스트되는 모듈로 전송하는 것 및 테스트되는 모듈로부터 테스트 응답 데이터를 전송하는 것을 포함한다. 이러한 "투과 모드"를 제공하는 두 가지의 알려진 예가 도 2a 및 2b에 도시되어 있다. 두 도면에서의 투과 테스트 액세스 경로는 굵은 라인에 의해 표시된다.
도 2a에서, 이하 "스루 모듈(through module)"이라고 지칭되는 테스트 액세스 방법이 도시된다. 모듈(3)은 글로벌 스캔 인에이블 신호(27)(se)를 포함하는 다수의 테스트 신호를 수신하는 테스트 랩퍼(7)로 도시된다. 글로벌 스캔 인에이블 신호(27)는 모듈을 스캔 테스트 모드에 위치시키기 위해 제공된다. 이러한 구 성에 따르면, TAM 입력(21) 및 TAM 출력(23)은, 랩퍼 입력 셀, 모듈 내부 스캔 체인(25) 및 랩퍼 출력 셀을 그들의 요소로서 갖는 접속된 스캔 체인을 형성한다. 이것은 이들 모든 요소를 통해 스캔할 수 있도록 한다. 이러한 방안의 이점은, 그것이 추가적인 하드웨어를 요구하지 않는다는 것인데, 그 이유는, 단순하게 현존하는 랩퍼 및 스캔 체인 하부구조를 이용하기 때문이다. 이러한 방안의 단점은, 결과적인 테스트 시간이 이들 랩퍼 스캔 체인의 길이에 의존하며, 따라서, 극단적으로 길어질 수 있다는 것이다. 즉, 테스트 자극 데이터가 (가능하게는 다수의 다른 모듈을 통해) 테스트중인 모듈로 시프트된 후, 테스트 응답 데이터가 (다시 가능하게는 다수의 다른 모듈을 통해) SOC 핀으로 시프트되어야 한다. 하나의 테스트로부터의 테스트 응답 데이터는, 다음 테스트 자극 데이터가 런칭(launching)되고, 대응하는 테스트 응답 데이터가 캡처되기 전에, 시프트되어야 하며, 그렇지 않은 경우, 제 1 테스트로부터의 테스트 응답 데이터는 다른 모듈에 의해 훼손될 것임을 이해할 것이다.
도 2b에서, 이하 "비아 바이패스(via bypass)"라고 지칭되는 테스트 액세스 방법이 도시된다. 앞에서와 같이, 테스트 랩퍼(7)는 글로벌 스캔 인에이블 신호(27)(se)를 포함하는 복수의 테스트 신호를 수신한다. 이러한 배열에 따르면, 테스트 액세스 방법은 바이패스 와이어(28) 및 바이패스 논리(29)를 포함하는 전용 하드웨어를 이용한다. 바이패스의 구현을 위해 필요한 이러한 추가적인 온-칩(on-chip) 하드웨어를 이용한 댓가로서, 이러한 모듈을 따라 다른 모듈의 테스트 패턴 데이터를 전송하는데 요구되는 시간이 실질적으로 감소된다. 즉, 테스트 자 극 데이터를 테스트중인 특정 모듈로 전송할 때, 테스트 자극 데이터는 테스트중인 모듈 이전에 위치된 모든 모듈을 바이패스하며, 테스트된 모듈로부터의 테스트 응답 데이터는 테스트중인 모듈 이후에 위치된 모든 모듈을 바이패스한다.
이제, 도 2a 및 2b의 테스트 액세스 아키텍처에 따라 2개의 모듈이 각각 접속되는 방법을 개략적으로 도시하는 도 3a 및 3b와 관련하여, 전술한 배열의 동작을 설명할 것이다. 간략성을 위해 단지 2개의 모듈이 도시되었지만, 본 발명은 이러한 방식으로 접속되는 임의의 수의 모듈에 마찬가지로 적용가능함을 이해할 것이다.
도 3a에서, 모듈 A는 "스루 모듈" 포맷으로 모듈 B에 접속된다. 모듈 A는 입력 TAM 와이어(35)로부터 테스트 자극 데이터를 수신하는 내부 스캔 체인(31, 33)을 포함한다. 모듈 A의 스캔 체인(31, 33)의 출력(37)은 모듈 B의 내부 스캔 체인(39, 41)의 입력(38)을 형성한다. 스캔 체인(39, 41)의 출력(43)은, 이번에는 다른 모듈 또는 SOC 핀(도시되지 않음)으로 전달된다. 공통 스캔 인에이블 신호(27)(se)는 각각의 모듈 A 및 B에 접속된다. 따라서, 동작시에, 모듈 A를 테스트하는 경우, 테스트 자극 데이터가 모듈 A로 시프트되고, 스캔 인에이블 신호(27)가 활성화된다. 이것은 모듈 A 및 B가 함께 스캔 테스트 모드로 진입하도록 함으로써, 모듈 A에서의 테스트 자극 데이터가 런칭되고, 테스트 응답 데이터가 캡처되도록 한다. 테스트 자극 데이터가 런칭되고, 테스트 응답 데이터가 캡처되면, 스캔 인에이블 신호(27)는 비활성화되고, 모듈 A로부터의 테스트 응답 데이터는 모듈 B를 통해 시프트되어야 한다. 그러나, 테스트 응답 데이터가 출력에 대한 그의 경로상에서 훼손되지 않도록, 스캔 인에이블 신호(27)는, 테스트 응답 데이터가 모듈 B를 통해 시프트될 때까지, 다시 활성화될 수 없으며, 그렇지 않은 경우, 테스트 응답 데이터는 모듈 B에 의해 훼손될 것이다. 이것은 테스트 시간이 증가되도록 하는데, 그 이유는, 모듈 A에 대한 다음 테스트 자극 데이터가, 이전의 테스트로부터의 테스트 응답 데이터가 과거의 모듈 B로 시프트될 때까지, 런칭 (및 테스트 응답 데이터가 캡처)될 수 없기 때문이다. 전술한 것과 유사한 방법으로, 모듈 B를 테스트하기 위해, 모듈 B에 대한 테스트 자극 데이터는 모듈 A를 통해 시프트될 필요가 있으며, 그것은 또한 테스트 시간의 증가를 초래한다. 상기의 문제점은, 2개보다 많은 모듈이 동일한 TAM에 직렬로 접속되는 경우에 더욱 커지게 된다.
반대로, 도 3b는 2개의 모듈 A 및 B가 "바이패스" 모드로 접속되는 방법을 도시한다. 이러한 배열에 따르면, 아키텍처는 다중화기(47, 49)를 포함하는 추가적인 바이패스 하드웨어 및 추가적인 바이패스 와이어(51, 53)를 포함한다. 사실상, 모듈 A에 대한 입력 와이어(35)는 다중화기(47)에도 접속된다. 이것은 모듈 B가 테스트되는 경우, 입력 와이어(35)로부터의 테스트 자극 데이터가 와이어(51) 및 다중화기(47)를 통해 모듈 B의 입력에 직접적으로 전달됨으로써, 모듈 A를 바이패싱함을 의미한다. 마찬가지로, 모듈 A가 테스트되는 경우, 모듈 A로부터 와이어(37)상에 출력된 테스트 응답 데이터는 다중화기(47), 바이패스 와이어(53) 및 다중화기(49)를 통해 전송될 수 있으므로, 모듈 B를 바이패싱하게 된다.
이러한 배열에서, 모듈 A 및 B 둘다 공통 스캔 인에이블 신호(27)를 수신함 을 주지해야 한다. 그러나, 모듈 A를 바이패싱하기 위해 전용 바이패스 신호(55)가 제공되고, 모듈 B를 바이패싱하기 위해 전용 바이패스 신호(57)가 제공된다.
기본적으로, 전술한 두 가지의 대안들은 (1) 긴 테스트 시간을 댓가로 하는 작은 실리콘 영역 대 (2) 추가적인 실리콘 영역을 댓가로 하는 짧은 테스트 시간 사이의 트레이드오프를 제공한다. 각각의 선택사양의 이점 및 비용을 이해하기 위해, 57개의 상이한 모듈 및 142 와이어의 전체 테스트 레일 폭을 갖는 전형적인 SOC 설계에 대한 트레이드오프를 설명할 것이다. 모든 와이어 및 모든 모듈에 대한 바이패스를 구현하는 것은 57 x 142 = 8094의 추가적인 다중화기 및 플립플롭이 필요할 것이다. 추가적인 플립플롭의 관점에서, 이것은 전체 플립플롭 카운트에 3%를 추가하게 된다. 이것으로부터, 모든 모듈에 대해 바이패스를 추가하는 실리콘 영역 비용은 큰 것으로 결론지을 수 있다. 다른 한편, 바이패스를 구현하지 않는 것은 전체 테스트 데이터 볼륨을 1.52 Mbit/pin으로부터 1.73 Mbit/pin으로 12%만큼 증가시킨다. 그러므로, 바이패스를 구현하지 않는 것의 추가적인 테스트 시간 비용은 마찬가지로 큰 것이다.
발명의 개요
상기와 같은 관점에서, 본 발명의 목적은 달성될 바이패스 구현의 보다 짧은 테스트 시간 및 실질적으로 낮은 실리콘 영역 비용을 가능하게 하는 테스트 액세스 아키텍처 및 방법을 제공하는 것이다.
본 발명에 따르면, 전자 회로에서의 모듈을 테스트하는 테스트 액세스 아키 텍처가 제공되며, 테스트 액세스 아키텍처는,
자신에 직렬 접속된 복수의 모듈을 가지며, 테스트 자극 데이터를 테스트중인 모듈로 전송하고, 테스트 응답 데이터를 테스트중인 모듈로부터 전송하도록 배열되는 테스트 액세스 메카니즘(TAM)과,
상기 모듈을 테스트 모드에 위치시키기 위해 제공된 글로벌 인에이블 신호와,
상기 글로벌 인에이블 신호와 관련 모듈 사이에 제공되어, 상기 글로벌 인에이블 신호가 그의 관련된 모듈로 전달되는지의 여부를 제어하도록 배열되는 제어 회로를 포함한다.
본 발명은 바이패스 방법에 의해 요구되는 정도로 실리콘 영역을 증가시키지 않으면서, 테스트 시간이 감소될 수 있도록 하는 이점을 갖는다.
바람직하게, 제어 회로는 해당 특정 모듈에 대한 전용 바이패스 신호에 의해 제어된다.
제어 회로는 글로벌 인에이블 신호 및 전용 바이패스 신호를 수신하도록 접속되고, 글로벌 인에이블 신호 및 전용 바이패스 신호의 각각의 상태에 근거하여 로컬 인에이블 신호를 그의 관련된 모듈에 제공하도록 배열된다.
이것은 제어 회로가, 그의 관련된 모듈이 테스트되는 경우, 글로벌 인에이블 신호를 전달하고, 그의 관련된 모듈이 테스트되지 않는 경우, 글로벌 인에이블 신호를 차단하도록 하는 이점을 갖는다.
바람직하게, 제어 회로는 OR 게이트이다. 이와 달리, 이용되는 제어 신호 에 따라, 제어 회로는 AND 게이트와 같은 다른 논리 게이트일 수 있다.
바람직하게, 제어 회로는 그의 관련된 모듈의 테스트 랩퍼내에 위치된다. 이와 달리, 제어 회로는 SOC의 테스트 제어 블록에, 또는 모듈 그 자체내에 위치될 수 있다.
바람직하게, 테스트 자극 데이터 및 테스트 응답 데이터는 파이프라인 방식으로 처리되어, 테스트 시간이 더 감소될 수 있도록 한다.
본 발명의 다른 양상에 따르면, 전자 회로에서의 모듈을 테스트하되, 모듈은 테스트 액세스 메카니즘(TAM)에 직렬 접속된 복수의 모듈들 중 하나이고, 테스트 액세스 메카니즘은 테스트 자극 데이터를 테스트중인 모듈로 전송하고, 테스트 응답 데이터를 테스트중인 모듈로부터 전송하도록 배열되는 방법이 제공되며, 이러한 방법은,
제 1 세트의 테스트 자극 데이터를 테스트중인 모듈에 로딩(loading)하는 단계와,
활성화되는 글로벌 인에이블 신호에 응답하여 모듈을 테스트하는 단계와,
테스트중인 모듈로부터 캡처된 테스트 응답 데이터를 언로딩(unloading)하는 단계를 포함하며,
테스트 단계 동안, 테스트 액세스 메카니즘(TAM)에 접속된 다른 모듈이 동작의 전송 모드에 위치되어, 다른 모듈이 테스트중인 모듈로 로딩되는 제 2 세트의 테스트 자극 데이터, 또는, 테스트중인 모듈로부터 언로딩되는 이전의 테스트 응답 데이터를 훼손하지 않도록 한다.
이제, 본 발명을 보다 잘 이해할 수 있도록 하고, 그것이 실행되는 방법을 보다 명확하게 도시하기 위해, 예로써, 첨부 도면을 참조할 것이다.
도 1은 종래 기술에 따른 전형적인 테스트 액세스 아키텍처를 도시한다.
도 2a는 "스루 모듈" 배열을 이용하여, 도 1의 아키텍처에서 이용하기 위한 테스트 랩퍼를 도시한다.
도 2b는 "비아 바이패스" 배열을 이용하여, 도 1의 아키텍처에서 이용하기 위한 테스트 랩퍼를 도시한다.
도 3a는 도 2a의 배열에 따라 2개의 모듈이 접속되는 방법을 개략적으로 도시한다.
도 3b는 도 2b의 배열에 따라 2개의 모듈이 접속되는 방법을 개략적으로 도시한다.
도 4는 본 발명의 바람직한 실시예에 따른 테스트 액세스 아키텍처를 도시한다.
도 5는 본 발명에 따른, 도 4의 테스트 액세스 아키텍처의 개략도를 도시한다.
도 6a 내지 6h는 도 4 및 5의 테스트 액세스 아키텍처를 이용한 모듈 테스트 방법을 도시한다.
도 4는 본 발명의 바람직한 실시예에 따른 테스트 액세스 아키텍처를 도시한다. 도 2a 및 2b의 테스트 액세스 아키텍처와 유사한 방법으로, 테스트 액세스 아키텍처는 내부 스캔 체인(25)을 가지며, TAM 입력 와이어(21)상에서 테스트 자극 데이터를 수신하고, TAM 출력 와이어(23)상에서 테스트 응답 데이터를 출력하도록 접속된 모듈(3)을 포함한다. 또한, 모듈(3)은 글로벌 스캔 인에이블 신호(27)(se)를 수신한다. 글로벌 스캔 인에이블 신호(27)(se)는, TAM내의 모든 모듈, 모듈들의 그룹, 또는 심지어 SOC내의 모든 모듈에 대한 글로벌 신호일 수 있다.
본 발명에 따르면, 제어 회로, 예를 들면, 2 입력 OR 게이트(59)가, 글로벌 스캔 인에이블 신호(27)와 모듈(3) 사이에 제공된다. OR 게이트(59)의 제 1 입력은 글로벌 스캔 인에이블 신호(27)(se)를 수신하도록 접속된다. OR 게이트(59)의 제 2 입력은 전용 바이패스 신호(61)를 수신하도록 접속된다. OR 게이트(59)의 출력은 로컬 스캔 인에이블 신호(60)를 제공하며, 로컬 스캔 인에이블 신호(60)는 이용된 글로벌 스캔 인에이블 신호(27)(se)가 모듈 및 그의 랩퍼내에서 접속되는 곳에 접속된다. 전용 바이패스 신호(61)는 특정 모듈에 대해 특정적인 것이므로, 이것은 각각의 모듈이, 글로벌 스캔 인에이블 신호(27)가 해당 모듈에 전달되는지의 여부를 효율적으로 제어하기 위한 전용 신호를 가짐을 의미한다. 즉, 전용 바이패스 신호(61)는 로컬 스캔 인에이블 신호(60)가 글로벌 스캔 인에이블 신호(27)를 미러링하는지의 여부를 제어하는 제어 신호로서 작용한다.
실제로, 이러한 구현은 전용 바이패스 신호(61)를 특정 모듈에 대해 하이로 유지함으로써, 글로벌 스캔 인에이블 신호(27)가, 테스트되지 않는 하나 이상의 특정 모듈에 대해 하이로 유지되도록 하여, 그들을 동작의 전송 모드에 위치시킨다.
논리 게이트(59)를 제공함으로써, 테스트 액세스 아키텍처가 다음과 같이 동작하도록 할 수 있다. 만약, 다른 모듈을 테스트하기 위해, 테스트 자극 데이터가 이러한 모듈을 통해 전송될 필요가 있다면, 데이터는 (도 2a 및 3a에 도시된 바와 같이) 이러한 모듈을 통해 전송된다. 그러나, 추가적인 테스트 시간을 갖지 않도록, 투과 모듈이 파이프라인 모드에서 동작하도록 허용된다. 이것은 테스트중인 모듈 앞의 모듈이, 현재의 테스트 자극 데이터 이후에 인가될 후속하는 테스트 자극 데이터를 이미 포함함을 의미한다. 동시에, 테스트중인 모듈 이후의 모듈은, 여전히 SOC 핀으로 출력중인, 이전의 테스트로부터의 테스트 응답 데이터를 여전히 포함한다. 글로벌 스캔 인에이블 신호(27)는 이전의 테스트 응답 데이터가 출력으로 시프트되기 전에 활성화될 것이므로, 전용 바이패스 신호(61)는 하이로 유지되어, 글로벌 스캔 인에이블 신호(27)가 다른 모듈에 도달하는 것을 방지하는데, 즉, 로컬 스캔 인에이블 신호(60)가 다른 모듈에서 하이로 유지된다.
따라서, 현재 테스트되지 않는 인접하는 모듈은 동작의 전송 모드에서 동작하므로, 그들은 테스트중인 모듈로의/로부터의 전송 체인으로서 작용하고, 테스트 자극 데이터 또는 테스트 응답 데이터에 대한 FIFO 버퍼로서 기능한다.
도 5는 본 발명에 따라 접속된 2개의 모듈, 즉, 모듈 A 및 B의 개략도를 도시한다. 모듈 A 및 B는 각각 길이 8 및 6의 플립플롭인 2개의 스캔 체인을 포함한다. 테스트 액세스를 위해, A 및 B는 하나의 공통 2비트 TAM내에 접속된다. 두 모듈은, 어서트(assert)되는 경우 대응하는 스캔 체인 스캔을 만드는 글로벌 스캔 인에이블 신호(27)(se)를 수신한다. 본 발명에 따르면, 글로벌 스캔 인에이블 신호(27)(se)는, 각각의 모듈에서 전용 바이패스 신호(61A, 61B), 즉, 각각 bypass_A 및 bypass_B 와 OR 게이트로 된다.
바람직한 실시예는 논리 OR 게이트의 이용을 도시하지만, 당업자라면, 다른 구현에서는 논리 AND 게이트(예를 들면, 포함된 글로벌 스캔 인에이블(se) 및 바이패스 신호들의 반대로된 극성의 경우)를 갖는 것이 포함됨을 쉽게 이해할 것이다. 더욱이, 게이트는 (예를 들면, SOC-레벨 TCB(Test Control Block)에서) 로컬 모듈로부터 더 멀리 떨어져서 위치되거나, 또는 (예를 들면, 모듈 특정적 TCB 이후의) 로컬 모듈내로 더 깊이 집적될 수 있다.
도 4에서 전술한 바와 같이, 복수의 테스트 자극 데이터가 모듈 A의 스캔 체인내로 시프트되고, 대응하는 테스트 응답 데이터는 모듈 B를 통해 시프트된다. 그러나, 테스트 시간 증가를 피하기 위해, 투과 모듈은 파이프라인 모드에서 동작하도록 허용된다. 이것은 테스트중인 모듈 앞의 모듈이, 현재의 테스트 자극 데이터 이후에 인가될 후속하는 테스트 자극 데이터를 이미 포함함을 의미한다. 동시에, 테스트중인 모듈 이후의 모듈은, 여전히 SOC 핀으로 출력중인, 이전의 테스트로부터의 테스트 응답 데이터를 여전히 포함한다. 데이터 훼손을 피하기 위해, 각각의 모듈은 글로벌 스캔 인에이블 신호(27)가 로컬 스캔 인에이블 신호(60A, 60B)로서 모듈 3A 및 3B에 각각 전달되는지의 여부를 제어하기 위한 제어 회로, 예를 들면, OR 게이트(59A, 59B)를 갖는다. 테스트되지 않는 (따라서, "투과" 모드에서 동작하는) 각각의 모듈의 경우, 관련된 전용 바이패스 신호가 하이로 유지되며, 그것은 해당 모듈에 대한 대응하는 로컬 스캔 인에이블이 하이로 유지됨으로써, 글로벌 스캔 인에이블 신호(27)가 해당 모듈을 통해 전송중인 테스트 패턴 데이터를 훼손하지 않도록 방지함을 의미한다.
도 6a 내지 6h는 본 발명의 동작을 기술하는 것으로서, 3개의 세트의 테스트 자극 데이터를 모듈 A에 인가하는 경우를 도시한다. 전술한 바와 같이, 스캔 테스트는 다음과 같은 절차에 따라 동작한다. 즉,
(1) 제 1 세트의 테스트 자극 데이터가 스캔 체인으로 로딩되고,
(2) 테스트 자극 데이터가 런칭되고, 테스트 응답 데이터가 동일한 스캔 체인내로 캡처되며,
(3) 테스트 응답 데이터가 스캔 체인으로부터 오프로딩(off-loading)되고, 다음 세트의 테스트 자극 데이터가 스캔 체인내로 로딩되는 등으로 동작한다.
도 6a에 도시된 바와 같이 시간 t=0에서, 테스트 개시 이전의 회로가 도시된다. TAM의 제 1 비트(62)는 파이프라인 구성으로 3개의 8비트 테스트 자극 데이터를 포함하고, 파이프라인의 각각의 단은, 후술되는 바와 같이, 단일의 클록(65)에 의해 분리된다. TAM의 제 2 비트(63)는 파이프라인 구성으로 3개의 6비트 테스트 자극 데이터를 포함한다. 제 2 테스트 자극 데이터는 8비트 테스트 자극 데이터의 제 8 비트가 6비트 테스트 자극 데이터의 제 6 비트와 인접하도록 배열된다.
도 6b는 8 클록 사이클, 즉, t=8 이후의 테스트 패턴 데이터의 위치를 도시한다. 제 1 세트의 테스트 자극 데이터는 모듈 A의 스캔 체인내로 로딩됨을 볼 수 있다. 로딩 동안, 글로벌 스캔 인에이블 신호(27)는 하이이다. 또한, 모듈 A가 테스트되기 때문에, 모듈 A에 대한 전용 바이패스 신호(61A)는 바람직하게 로우이고, 모듈 B에 대한 전용 바이패스 신호(61B)는 바람직하게 하이이다(즉, 모듈 B는 테스트되지 않기 때문임).
도 6c는 t=9에서의 회로의 동작을 도시한다. 이러한 시점에서, 글로벌 스캔 인에이블 신호(27)는 로우로 된다. 전용 바이패스 신호(61A)가 로우이기 때문에, 로컬 스캔 인에이블 신호(60A) 또한 로우로 되어, 제 1 세트의 테스트 자극 데이터가 모듈 A로 런칭되고, 대응하는 세트의 테스트 응답 데이터는 모듈 A내로 캡처된다. 그러나, 전용 바이패스 신호(61B)는 하이이기 때문에, 모듈 B에 대한 로컬 스캔 인에이블 신호(60B)는 하이로 유지되고, 따라서, 모듈 B에서는 테스트가 수행되지 않는다.
도 6d는 제 2 세트의 테스트 자극 데이터가 모듈 A내로 로딩되는 방법을 도시한다. 이러한 제 2 세트의 테스트 자극 데이터는 모듈 A내로 로딩되지만, 이전의 테스트로부터의 제 1 세트의 테스트 응답 데이터는 FIFO 버퍼로서 작용하는 모듈 B의 스캔 체인으로 전달됨을 알 수 있다. t=17에서, 제 2 세트의 테스트 자극 데이터는 완전하게 로딩되며, 전용 바이패스 신호(61A)는 로우이고, 글로벌 스캔 인에이블 신호(27)는 하이이며, 전용 바이패스 신호(61B)는 하이이다.
도 6e는 t=18에서의 회로를 도시하며, 여기서, 글로벌 스캔 인에이블 신호(27)는 로우이다. 전용 바이패스 신호(61A) 또한 로우이므로, 글로벌 스캔 인에이블 신호(27)는 로컬 스캔 인에이블 신호(60B)가 로우로 되도록 하며, 따라서, 제 2 세트의 테스트 자극 데이터가 런칭되고, 제 2 세트의 테스트 응답 데이터가 캡처되도록 한다. 한편, 전용 바이패스 신호(61B)가 하이이기 때문에, 글로벌 스캔 인에이블 신호(27)는 모듈 B의 스캔 체인으로 전달되지 않으며, 그에 따라, 모듈 B에 대한 로컬 스캔 인에이블 신호(60B)를 하이로 유지하게 된다. 이것은 모듈 A로부터 이전에 수신된 제 1 세트의 테스트 응답 데이터가 모듈 B에서 훼손되지 않음을 의미한다.
그 후, 도 6f에 도시된 바와 같이, 글로벌 스캔 인에이블 신호(27)가 하이로 되고, 제 3 세트의 테스트 자극 데이터가 모듈 A의 스캔 체인으로 로딩된다. 제 3 세트의 테스트 자극 데이터가 로딩됨에 따라, 이전에 테스트로부터의 제 1 및 제 2 테스트 응답 데이터가 모듈 B를 통해 시프트된다.
도 6f는 t=27에서의 회로를 도시하며, 여기서, 글로벌 스캔 인에이블 신호(27)는 로우로 된다. 전용 바이패스 신호(61A) 또한 로우이므로, 글로벌 스캔 인에이블 신호(27)는 로컬 스캔 인에이블 신호(60A)가 로우로 되도록 하며, 따라서, 제 3 세트의 테스트 자극 데이터가 런칭되고, 제 3 세트의 테스트 응답 데이터가 모듈 A로 캡처되도록 한다. 한편, 전용 바이패스 신호(61B)가 하이이기 때문에, 로컬 스캔 인에이블 신호(60B)가 하이로 유지된다. 이것은 모듈 A로부터 이전에 수신된 테스트 응답 데이터가, 모듈 B를 통한 시프트를 위해, 미변경된 채로 유지됨을 의미한다.
도 6h는 제 3 세트의 테스트 응답 데이터가 모듈 B를 통해 시프트되는 방법을 도시한다.
도 6a 내지 6h에 도시된 바와 같이, 3개의 테스트 패턴을 모듈 A에 인가하기 위한 전체 테스트 시간은 35 + 8 = 43 클록 사이클이 된다. 스캔 체인의 수, 그들의 길이 및 패턴 카운트가 100배 큰 현실적인 시나리오의 경우, 계산은 (800+1) x 300 + 1600 = 241900 클록 사이클이 된다.
비교로서, 통상적인 방법들 각각에 대해 요구되는 클록 사이클의 수는 다음과 같다.
1. 테스트 액세스 스루 모듈 - 이 경우, 모듈 A에 대한 테스트 시간은, 800 + 300 x (1+1600) = 481188 클록 사이클과 같이 계산된다. 이것은 본 발명에 의해 달성되는 것과 비교하여, 98%보다 많은 증가를 나타낸다. 본 발명을 구현하는 것의 추가적인 영역 비용은 모듈당 하나의 2입력 OR 게이트로 제한된다.
2. 테스트 액세스 비아 바이패스 - 이 경우, 모듈 A에 대한 테스트 시간은, 800 + 300 x (1+801) = 241400 클록 사이클과 같이 계산된다. 이것은 본 발명에 의해 달성되는 것과 거의 동일하다. 그러나, 이러한 구현의 실리콘 영역 비용은 200 x 2 = 400 바이패스 플립플롭 및 다중화기를 요구한다.
따라서, 본 발명은 바이패스 하드웨어의 관점에서 추가적인 오버헤드를 갖지 않으면서, 바이패스 모드와 실질적으로 동일한 속도로 동작하는 이점을 갖는 테스트 액세스 아키텍처를 제공하는 것을 볼 수 있다.
전술한 바와 같이, 바람직한 실시예는 제어 회로로서 OR 게이트를 이용하여 기술되었지만, 제어 신호의 상태에 따라, 다른 형태의 제어 회로가 이용될 수 있음을 이해할 것이다.
더욱이, OR 게이트는 테스트 랩퍼내에, 모둘 자체내에, 또는 SOC에서 떨어져서 위치될 수 있다.
또한, 바람직한 실시예는 2개의 모듈을 이용하여 기술되었지만, 본 발명은 TAM에 접속된 임의의 수의 모듈에 적용된다. 또한, 본 예에서 기술된 TAM은 2 비트의 폭을 갖지만, 본 발명은 임의의 폭을 갖는 TAM에도 동일하게 적용가능하다.
위에서 제공된 예는 테스트 런칭/캡처 절차에 대해 1 클록 사이클을 이용하여 기술되었지만, 런칭 및 캡처 프로세스는 소정의 테스트에 대해 복수의 클록 사이클을 포함할 수 있음을 이해할 것이다.
당업자라면, 첨부된 특허 청구 범위에 의해 정의된 바와 같은 본 발명의 영역을 벗어나지 않고서도, 다른 수정 및 변형이 가능함을 이해할 것이다.

Claims (25)

  1. 전자 회로에서의 복수의 모듈(3)을 테스트하는 테스트 액세스 아키텍처(test access architecture)로서,
    테스트 자극 데이터(test stimulus data)를 테스트 중인 모듈(3)로 전송하고, 테스트 응답 데이터를 상기 테스트 중인 모듈(3)로부터 전송하도록 구성되는 테스트 액세스 메카니즘(test access mechanism)과,
    상기 복수의 모듈(3)을 테스트 모드로 배치하기 위해 상기 모듈의 각각에 제공되는 글로벌 인에이블 신호(global enable signal)(27)와,
    복수의 제어 회로(59)를 포함하고,
    상기 제어 회로(59)의 각각은 상기 글로벌 인에이블 신호(27)와 상기 복수의모듈(3) 중 관련되는 모듈 사이에 제공되고, 또한 상기 글로벌 인에이블 신호(27)를 상기 관련 모듈(3)로 전달할지의 여부를 제어하도록 구성되는
    테스트 액세스 아키텍처.
  2. 제 1 항에 있어서,
    상기 제어 회로(59)의 각각은 그 관련 모듈에 대한 전용 바이패스 신호(a dedicated bypass signal)(61)에 의해 제어되는
    테스트 액세스 아키텍처.
  3. 제 2 항에 있어서,
    상기 제어 회로(59)의 각각은, 상기 글로벌 인에이블 신호(27) 및 상기 전용 바이패스 신호(61)를 수신하도록 접속되고, 또한 상기 글로벌 인에이블 신호(27) 및 상기 전용 바이패스 신호(61)의 각각의 상태에 근거하여 로컬 인에이블 신호(60)를 그의 관련 모듈(3)에 제공하도록 구성되는
    테스트 액세스 아키텍처.
  4. 제 3 항에 있어서,
    상기 제어 회로(59)의 각각은, 그의 관련 모듈(3)이 테스트 중인 경우에는 상기 글로벌 인에이블 신호(27)를 전달하고, 그의 관련 모듈(3)이 테스트 중이 아닌 경우에는 상기 글로벌 인에이블 신호(27)를 차단하도록 구성되는
    테스트 액세스 아키텍처.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제어 회로(59)의 각각은 OR 게이트인
    테스트 액세스 아키텍처.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제어 회로(59)의 각각은 AND 게이트인
    테스트 액세스 아키텍처.
  7. 제 1 항에 있어서,
    상기 전자 회로는 집적 회로인
    테스트 액세스 아키텍처.
  8. 제 7 항에 있어서,
    상기 제어 회로(59)의 각각은 그의 관련 모듈의 테스트 랩퍼(test wrapper) 내에 배치되는
    테스트 액세스 아키텍처.
  9. 제 7 항에 있어서,
    상기 제어 회로(59)의 각각은 SOC(System On Chip)의 테스트 제어 블록에 배치되는
    테스트 액세스 아키텍처.
  10. 제 1 항에 있어서,
    파이프라인 방식(pipelined manner)으로 테스트 자극 데이터를 로딩(loading)하고, 테스트 응답 데이터를 언로딩(unloading)하는 수단을 더 포함하는
    테스트 액세스 아키텍처.
  11. 제 1 항에 있어서,
    상기 글로벌 인에이블 신호(27)는 상기 복수의 모듈(3)이 접속되는 상기 테스트 액세스 메카니즘에 대해 광역적(global)인
    테스트 액세스 아키텍처.
  12. 제 1 항에 있어서,
    상기 글로벌 인에이블 신호(27)는 상기 전자 회로 상의 둘 이상의 테스트 액세스 메카니즘에 대해 광역적인
    테스트 액세스 아키텍처.
  13. 전자 회로에서의 모듈(3)을 테스트하는 방법 - 상기 모듈(3)은 테스트 액세스 메카니즘(TAM)에 직렬 접속된 복수의 모듈 중 하나이고, 상기 테스트 액세스 메카니즘은 테스트 자극 데이터를 테스트 중인 모듈(3)로 전송하며 테스트 응답 데이터를 상기 테스트 중인 모듈(3)로부터 전송하도록 구성됨 - 으로서,
    제 1 세트의 테스트 자극 데이터를 상기 테스트 중인 모듈(3)에 로딩하는 단계와,
    글로벌 인에이블 신호(27)의 활성화에 응답하여 상기 모듈을 테스트하는 단계와,
    상기 테스트 중인 모듈(3)로부터 캡처된 테스트 응답 데이터를 언로딩하는 단계와,
    상기 테스트 단계 동안, 상기 테스트 액세스 메카니즘(TAM)에 접속된 상기 복수의 모듈 중 다른 모듈(3)을 전송 동작 모드(transport mode of operation)로 배치하는 단계를 포함하며,
    상기 전송 동작 모드에서, 상기 다른 모듈(3)은 상기 테스트 중인 모듈(3)로 로딩되고 있는 제 2 세트의 테스트 자극 데이터 및 상기 테스트 중인 모듈(3)로부터 언로딩되고 있는 이전의 테스트 응답 데이터를 훼손하지 않는
    모듈 테스트 방법.
  14. 제 13 항에 있어서,
    상기 글로벌 인에이블 신호(27)와 관련 모듈(3) 사이에 복수의 제어 회로(59)의 각각을 제공하는 단계를 더 포함하되,
    상기 제어 회로(59)의 각각은 상기 글로벌 인에이블 신호(27)가 그의 관련 모듈(3)로 전달되는지의 여부를 제어하도록 구성되는
    모듈 테스트 방법.
  15. 제 14 항에 있어서,
    상기 제어 회로(59)의 각각은 전용 바이패스 신호(61)에 의해 제어되는
    모듈 테스트 방법.
  16. 제 15 항에 있어서,
    상기 제어 회로(59)의 각각은, 상기 글로벌 인에이블 신호(27) 및 상기 전용 바이패스 신호(61)를 수신하도록 접속되고, 상기 글로벌 인에이블 신호(27) 및 상기 전용 바이패스 신호(61)의 각각의 상태에 근거하여 로컬 인에이블 신호(60)를 그의 관련 모듈(3)에 제공하도록 구성되는
    모듈 테스트 방법.
  17. 제 16 항에 있어서,
    상기 제어 회로(59)의 각각은, 그의 관련 모듈(3)이 테스트 중인 경우에는 상기 글로벌 인에이블 신호(27)를 전달하고, 그의 관련 모듈(3)이 상기 전송 모드로 될 경우에는 상기 글로벌 인에이블 신호(27)를 차단하도록 구성되는
    모듈 테스트 방법.
  18. 제 14 항에 있어서,
    상기 제어 회로(59)의 각각으로서 OR 논리 함수를 제공하는 단계를 더 포함하는
    모듈 테스트 방법.
  19. 제 14 항에 있어서,
    상기 제어 회로(59)의 각각으로서 AND 논리 함수를 제공하는 단계를 더 포함하는
    모듈 테스트 방법.
  20. 제 14 항에 있어서,
    상기 제어 회로(59)의 각각을 그의 관련 모듈(3)의 테스트 랩퍼 내에 제공하는 단계를 더 포함하는
    모듈 테스트 방법.
  21. 제 14 항에 있어서,
    SOC의 테스트 제어 블록에 상기 제어 회로(59)의 각각을 제공하는 단계를 더 포함하는
    모듈 테스트 방법.
  22. 제 15 항에 있어서,
    상기 제어 회로(59)의 각각을 그의 관련 모듈(3) 내에 제공하는 단계를 더 포함하는
    모듈 테스트 방법.
  23. 제 13 항에 있어서,
    상기 테스트 중인 모듈(3) 이전에 배치된 모듈이 일련의 테스트 자극 데이터로부터의 다음 세트의 테스트 자극 데이터를 포함하고, 테스트 중인 상기 모듈(3) 이후에 배치되는 모듈이 이전의 테스트로부터의 테스트 응답 데이터를 포함하도록 하는, 파이프라인 방식(pipelined manner)으로 테스트 패턴 데이터를 처리하는
    모듈 테스트 방법.
  24. 제 13 항에 있어서,
    상기 글로벌 인에이블 신호(27)는 상기 복수의 모듈(3)이 접속되는 상기 테스트 액세스 메카니즘(TAM)에 대해 광역적으로 되도록 구성되는
    모듈 테스트 방법.
  25. 제 13 항에 있어서,
    상기 글로벌 인에이블 신호(27)는 상기 전자 회로 상의 둘 이상의 테스트 액세스 메카니즘(TAM)에 대해 광역적으로 되도록 구성되는
    모듈 테스트 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7657790B2 (en) 2006-04-05 2010-02-02 Texas Instruments Incorporated Scan frame based test access mechanisms
EP1943533B1 (en) * 2005-10-24 2010-06-23 Nxp B.V. Ic testing methods and apparatus
US7941717B2 (en) * 2005-10-24 2011-05-10 Nxp B.V. IC testing methods and apparatus
US7870449B2 (en) * 2005-10-24 2011-01-11 Nxp B.V. IC testing methods and apparatus
WO2007069097A1 (en) * 2005-11-02 2007-06-21 Nxp B.V. Ic testing methods and apparatus
US7519884B2 (en) * 2006-06-16 2009-04-14 Texas Instruments Incorporated TAM controller for plural test access mechanisms
US7954022B2 (en) * 2008-01-30 2011-05-31 Alcatel-Lucent Usa Inc. Apparatus and method for controlling dynamic modification of a scan path
US8531197B2 (en) * 2008-07-17 2013-09-10 Freescale Semiconductor, Inc. Integrated circuit die, an integrated circuit package and a method for connecting an integrated circuit die to an external device
KR20100103212A (ko) 2009-03-13 2010-09-27 삼성전자주식회사 복수개의 테스트 모듈을 구비하는 테스트 보드 및 이를 구비하는 테스트 시스템
US20100332177A1 (en) * 2009-06-30 2010-12-30 National Tsing Hua University Test access control apparatus and method thereof
US8918689B2 (en) * 2010-07-19 2014-12-23 Stmicroelectronics International N.V. Circuit for testing integrated circuits
JP5846664B2 (ja) * 2011-12-28 2016-01-20 インテル・コーポレーション メモリ回路試験エンジン用の汎用アドレススクランブラ
DE112012006172B4 (de) 2012-03-30 2020-12-03 Intel Corporation Generischer Adressen-Scrambler für Speicherschaltungs-Testengine
US9568551B1 (en) * 2015-09-16 2017-02-14 Freescale Semiconductor, Inc. Scan wrapper circuit for integrated circuit
CN109857024B (zh) * 2019-02-01 2021-11-12 京微齐力(北京)科技有限公司 人工智能模块的单元性能测试方法和系统芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040083412A1 (en) 2002-10-25 2004-04-29 International Business Machines Corporation Testing logic and embedded memory in parallel
US7181663B2 (en) 2004-03-01 2007-02-20 Verigy Pte, Ltd. Wireless no-touch testing of integrated circuits
US7231563B2 (en) 2004-05-26 2007-06-12 Lsi Corporation Method and apparatus for high speed testing of latch based random access memory

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4860290A (en) * 1987-06-02 1989-08-22 Texas Instruments Incorporated Logic circuit having individually testable logic modules
US6378090B1 (en) * 1998-04-24 2002-04-23 Texas Instruments Incorporated Hierarchical test access port architecture for electronic circuits including embedded core having built-in test access port
US6886110B2 (en) * 2000-11-21 2005-04-26 Wind River Systems, Inc. Multiple device scan chain emulation/debugging
KR100514319B1 (ko) * 2003-12-02 2005-09-13 조상욱 시스템 온 칩의 테스트를 위한 코아 접속 스위치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040083412A1 (en) 2002-10-25 2004-04-29 International Business Machines Corporation Testing logic and embedded memory in parallel
US7103814B2 (en) 2002-10-25 2006-09-05 International Business Machines Corporation Testing logic and embedded memory in parallel
US7181663B2 (en) 2004-03-01 2007-02-20 Verigy Pte, Ltd. Wireless no-touch testing of integrated circuits
US7231563B2 (en) 2004-05-26 2007-06-12 Lsi Corporation Method and apparatus for high speed testing of latch based random access memory

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