CN100541217C - 测试结构和方法 - Google Patents

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Abstract

一种测试访问结构包括连接至测试访问机构的第一和第二模块(3A、3B)。测试激励数据被移入第一模块(3A)，以及响应于正被激活的全局扫描使能信号(27)而捕获测试响应数据。每个模块包括控制电路(59A、59B)，例如OR门，用于控制全局扫描使能信号(27)是否被传递至其各自模块。控制电路(59A、59B)由专用旁路信号(61A、61B)分别控制。专用旁路信号(61A，61B)充当控制信号，用于控制局部扫描使能信号(60A、60B)是否成为全局扫描使能信号(27)的镜像。通过对未在被测试的一个或多个特定模块来保持专用旁路信号(61A、61B)为高，这使得该全局扫描使能信号(27)能够对那些特定模块保持为高，以使它们被置于操作的传送模式。本发明允许以流水线的方式处理测试图形数据，以使位于正被测试的模块之前的模块包含来自一系列测试激励数据的下一组测试激励数据，以及位于被测试的模块之后的模块包含来自先前测试的测试响应数据。

Description

测试结构和方法
本发明涉及一种用于测试电子电路的测试访问结构和方法，尤其涉及一种用于模块化测试片上系统(SOC)的测试访问结构和方法。
现代半导体设计方法和制造技术使得能够在一个单独芯片(die)上制造完整的系统，即所谓的“系统芯片”或SOC。这种系统芯片典型地是非常大的集成电路，所述集成电路由数百万晶体管组成，并包含各种硬件模块。为了以适时的方式设计这些大而复杂的系统芯片并充分利用(leverage)外部设计专业知识，正在越来越多地使用可重用核。核是预设计且预校验的设计模块，其打算供在多SOC设计中重复使用。核的例子是CPU、DSP、媒体协处理器、通信模块、存储器和混合信号模块。
由于在所有集成电路的制造过程中的非理想性，所以需要单独测试它们的制造缺陷。系统芯片对于该规则也不例外。模块化测试开发被越来越多地用于SOC。诸如嵌入式模拟电路和存储器之类的非逻辑模块因它们的“异常”电路结构而需要独立测试。诸如硬(配置)核和加密核之类的其实施细节不是已知的黑盒第三方核需要由其提供者供应的测试来测试，因此也需要独立测试。此外，即使对于其实施细节是已知的逻辑模块，模块化测试开发也是有吸引力的选择。这里，模块化“分治(divide-and-conquer)”测试开发方法有助于减少测试生成计算时间和相关的数据量。最后，模块化测试方法实现测试的重复使用，这在核或模块被用于多SOC设计的情况下是尤其有利的。
为了实现模块化测试开发，嵌入式模块应当与其周围电路隔离，并且需要提供电气测试访问。Zorian等人的Proceedings of IEEEInternational Test Conference(ITC)，pages 130-143，Washington DC，October 1998的论文描述了一种实现SOC的模块化测试的一般概念性测试访问结构。在测试中，该测试访问结构的每个模块由三个主要元件组成。这些元件包括(1)测试图形源和宿、(2)测试访问机构(TAM)、以及(3)封装器(wrapper)。该封装器可使该模块与其周围隔离，并且提供在对模块的功能访问和通过TAM的测试访问之间的切换功能。SOC测试访问结构确定不同的TAM的数量及其宽度、对TAM的模块分配以及测试封装器的设计。
测试访问结构的设计典型地受到待测试的TAM线的总数“w”和模块数“m”的约束。TAM线的数量w取决于例如可用的IC引脚数、SOC设计者想要用掉的TAM布线面积的量或者其它实际的约束条件。给定w和待测试的模块数m，SOC设计者必须确定独立的TAM的数量及其各自的宽度wi(以使∑wi≤w)以及对TAM的模块分配(以使每个模块正好被连接至一个TAM)。
一种可能是对每个模块产生独立的TAM。这只有在模块数m小于或等于TAM线数w时才有效。这种类型的测试访问结构被称为“分布式”结构。设计分布式结构的挑战是优化各个TAM宽度wi，以使总测试时间被最小化。另一种可能是产生宽度为w的一个单独的TAM，所有模块被连接至该单独的TAM。这种测试访问结构被称为“菊花链”结构。
所述分布式结构和菊花链结构形成整个结构范围的两个极限，该结构范围被称为“混合TAM结构”。这些结构由多个独立的TAM组成，而每个TAM用于多个模块的测试访问需要。
图1示出用于SOC的典型混合TAM结构。该SOC包含需要被单独测试的28个模块3(即m＝28)。该测试访问结构1由9个不同的TAM 51至59组成。在该例子中，TAM51至59具有下面的各自宽度：23、6、4、3、5、10、6、6、1。这给出64线的总TAM宽度w。这种结构的模块分配向量是(56；58；54；53；52；56；54；57；53；59；56；55；59；59；59；59；53；52；53；53；57；59；59；59；55；51；59；59)。换言之，模块3中的第一个被分配给TAM 56，第二模块被分配给TAM58，第三模块被分配给TAM 54，等等以用于该28个模块。
因此，图1示出各个TAM 51至59的宽度、以及不同模块3对TAM51至59的分配。该测试访问结构的设计对每个测试器通道所需的向量存储深度以及对SOC的测试应用时间都具有大的影响，所述存储深度和作用时间是总SOC测试成本中的两个关键参数。
尽管该范围的两个极限即分布式结构和菊花链结构已证实受到不使用自动测试访问结构设计工具的SOC设计组的欢迎，但是研究显示实际上在所有情况中，这两种结构比混合TAM结构导致明显更长的测试时间。
根据上述可以得出结论，在许多情形中，为了最小化所需的测试器向量存储器和测试应用时间，理想的是设计一种测试访问结构，其中多个模块被连接至一个公共TAM，例如如在TAM 52、53、54、55、56、57和59中所示。
当多个模块3以这种方式被连接至一个公共TAM 5时，必须确保该TAM 5中每个模块3的测试数据可以到达SOC引脚。因此，每个模块3需要具有“透明模式”，其中另一模块的测试图形数据可沿这个模块被传送。注意，传送测试图形数据包括将测试激励数据传送到正被测试的模块以及传送来自正被测试的模块的测试响应数据。提供该“透明模式”的两个已知的例子在图2A和2B中被示出。该透明测试访问路径在这两个图中用粗线来指示。
在图2A中说明了下文称为“直通模块”的测试访问方法。模块3被示出具有测试封装器7，该封装器接收包括全局扫描使能信号27(se)的多个测试信号。提供该全局扫描使能信号27以用于将该模块置于扫描测试模式。依据此配置，TAM输入21和TAM输出23形成连接的扫描链，其中封装器输入单元、模块内部扫描链25和封装器输出单元作为它们的元件。这使得有可能扫描所有的这些元件。这种方法的益处在于它不需要附加的硬件，因为它仅仅使用现有的封装器和扫描链基础结构。这种方法的缺陷在于所得的测试时间依赖于这些封装器扫描链的长度，并且因此可能非常长。换言之，测试激励数据在测试中必须被移入模块(可能通过多个其它模块)，以及然后测试响应数据被移出至SOC引脚(再次可能通过多个其它模块)。将会理解，在可以发出(launch)下一测试激励数据并且捕获相应的测试响应数据之前，来自一个测试的测试响应数据必须被移出，否则来自第一测试的测试响应数据将被另一模块破坏。
在图2B中说明了下文称为“经由旁路(via bypass)”的测试访问方法。如前所述，测试封装器7接收包括全局扫描使能信号27(se)的多个测试信号。依据此配置，该测试访问方法使用专用硬件，该专用硬件包括旁路线28和旁路逻辑29。以也就是实施旁路所需的此附加的片上硬件为代价，大大减少了沿这个模块传送其它模块的测试图形数据所需的时间。换言之，当将测试激励数据传送至测试中的特定模块时，该测试激励数据绕过位于测试中的该模块之前的所有模块，同时来自被测试模块的测试响应数据绕过位于测试中的该模块之后的所有模块。
现在将相对于图3A和3B来解释上述配置的操作，图3A和3B示意性说明依据图2A和2B中的测试访问结构分别如何连接两个模块。应当理解，为简单起见仅仅示出两个模块，但是本发明同样适用于以这种方式被连接的任何数量的模块。
在图3A中，将模块A以“直通模块”的形式连接至模块B。模块A包括从输入TAM线35接收测试激励数据的内部扫描链31和33。模块A的扫描链31和33的输出37形成模块B的内部扫描链39和41的输入38。扫描链39和41的输出43又被传递至另一模块，或传递至SOC引脚(未示出)。公共扫描使能信号27(se)被连接至各个模块A和B。因此，在操作中，当测试模块A时，测试激励数据被移入模块A，并且激活扫描使能信号27。这导致模块A和B一起进入扫描测试模式，因此模块A中的测试数据被发出，并且捕获测试响应数据。一旦发出了测试激励数据并捕获测试响应数据，那么就使扫描使能信号27无效，以及来自模块A的测试响应数据然后必须被移出通过模块B。然而，为了测试响应数据在其到输出的路径上没有被破坏，在测试响应数据被移动通过模块B之前不能再次激活扫描使能信号27，否则测试响应数据将被模块B破坏。这导致测试时间增加，因为在来自前一测试的测试响应数据被移出通过模块B之前不能发出用于模块A的下一测试激励数据(以及捕获测试响应数据)。以与上面类似的方式，为了测试模块B，需要用于模块B的测试激励数据被移动通过模块A，这也导致增加的测试时间。当多于两个的模块被串联连接在同一TAM上时，进一步加剧了上面的问题。
相反，图3B示出在“旁路”模式中如何连接两个模块A和B。依据此配置，该结构包括附加的旁路硬件，该旁路硬件包括多路复用器47和49以及附加的旁路线51和53。在实行中，模块A的输入线35还被连接至多路复用器47。这意味着当测试模块B时，来自输入线35的测试激励数据经由线51和多路复用器47被直接传递给模块B的输入，从而绕过模块A。同样，当测试模块A时，在线37上从模块A输出的测试响应数据可以经由多路复用器47、旁路线53和多路复用器49被传送，从而绕过模块B。
注意在这种结构中，模块A和B都接收公共扫描使能信号27。然而，提供了专用旁路信号55以用于绕过模块A，同时提供了专用旁路信号57以用于绕过模块B。
基本上，上述的两个可选择方案提供了在(1)以大的测试时间为代价的低的硅面积与(2)以附加的硅面积为代价的短测试时间之间的折衷。为了理解每个选择的益处和成本，将讨论用于具有57个不同模块和142线的总测试轨(rail)宽的典型SOC设计的折衷。对于所有线和所有模块实施旁路将需要57×142＝8094个附加的多路复用器和触发器。就附加的触发器而言，这使总触发器数量增加3％。据此可以得出结论，向所有模块添加旁路的硅面积成本是相当大的。另一方面，不实施旁路使总测试数据量增加12％，从1.52Mbit/引脚至1.73Mbit/引脚。因此，不实施旁路的附加测试时间成本也是相当大的。
根据上述，本发明的目的是提供一种测试访问结构和方法，该测试访问结构和方法允许实现旁路实施的较短测试时间，但以相当低的硅面积为代价。
依据本发明，提供一种用于测试电子电路中模块的测试访问结构，该测试访问结构包括：
-测试访问机构(TAM)，其具有与其串联连接的多个模块，该测试访问机构被布置成将测试激励数据传送给正被测试的模块以及传送来自正被测试的模块的测试响应数据；
-全局使能信号，该全局使能信号被提供以用于将模块置于测试模式；以及
-控制电路，其被设置在全局使能信号和相关模块之间，其中控制电路被布置成控制全局使能信号是否被传递至其相关模块。
本发明具有下述优点：使得测试时间能够被减少，而未将硅面积增加到由旁路方法所需的程度。
优选地，控制电路由该特定模块的专用旁路信号来控制。
控制电路被连接以接收全局使能信号和专用旁路信号，以及被布置成基于全局使能信号和专用旁路信号的各自状态来将局部使能信号提供给其相关模块。
这具有下述优点：如果测试其相关模块，则允许控制电路使全局使能信号通过，以及如果没有测试其相关模块，则阻塞全局使能信号。
优选地，控制电路是OR门。可替换地，根据所使用的控制信号，控制电路可以是另一逻辑门，例如AND门。
控制电路优选位于其相关模块的测试封装器内。可替换地，控制电路可位于片上系统(SOC)的测试控制块中，或者在该模块自身内。
优选地，以流水线的方式处理测试激励数据和测试响应数据，从而使得测试时间能够被进一步减少。
依据本发明的另一方面，提供一种测试电子电路中的模块的方法，该模块是串联连接至测试访问机构(TAM)的多个模块之一，该测试访问机构被布置成将测试激励数据传送给正被测试的模块以及传送来自正被测试的模块的测试响应数据，该方法包括以下步骤：
-将第一组测试激励数据装入正被测试的模块；
-响应于正被激活的全局使能信号而测试模块；
-卸载从正被测试的模块中捕获的测试响应数据；
其中在测试步骤期间，连接至测试访问机构(TAM)的其它模块被置于操作的传送模式，以使其它模块不破坏正被装入测试中的模块的第二组测试激励数据，或者不破坏正从测试中的模块卸载的先前测试响应数据。
为了更好地理解本发明以及更清楚地示出本发明可如何被实施，现在将通过例子来参考附图，其中：
图1说明依据现有技术的典型测试访问结构；
图2A说明用于图1的结构的测试封装器，其使用“直通模块”配置；
图2B说明用于图1的结构的测试封装器，其使用“经由旁路”配置；
图3A示意性说明如何依据图2A的配置来连接两个模块；
图3B示意性说明如何依据图2B的配置来连接两个模块；
图4说明依据本发明的优选实施例的测试访问结构；
图5说明依据本发明的图4的测试访问结构的示意图；
图6a至6h说明使用图4和5的测试访问结构来测试模块的方法。
图4示出依据本发明的优选实施例的测试访问结构。以类似于图2A和2B的测试访问结构的方式，该测试访问结构包括模块3，该模块3具有内部扫描链25，以及被连接以接收在TAM输入线21上的测试激励数据，并且在TAM输出线23上输出测试响应数据。该模块3还接收全局扫描使能信号27(se)。注意，全局扫描使能信号27(se)可以是用于TAM中的所有模块、一组模块、或者甚至SOC中的所有模块的全局信号。
依据本发明，例如两个输入OR门59的控制电路被设置在全局扫描使能信号27(se)和模块3之间。OR门59的一个输入端被连接以接收全局扫描使能信号27(se)。OR门59的第二输入端被连接以接收专用旁路信号61。OR门59的输出端提供局部扫描使能信号60，该局部扫描使能信号60被连接至全局扫描使能信号27(se)用于在该模块及其封装器内进行连接的任何地方。由于专用旁路信号61对于特定模块是特有的，因此这意味着每个模块具有一个用于有效控制全局扫描使能信号27是否被传递到该模块的专用信号。换言之，专用旁路信号61充当控制信号，用于控制该局部扫描使能信号60是否成为该全局扫描使能信号27的镜像。
有效地，通过对未在被测试的一个或多个特定模块来保持专用旁路信号61为高，这种实施使全局扫描使能信号27能够对那些特定模块保持为高，从而将它们置于操作的传送模式。
逻辑门59的供应使测试访问结构能够被如下操作。为了测试另一模块，如果测试激励数据需要经由这个模块被传送，则该数据被传送通过这个模块(如图2A和3A中所示)。然而，为了避免具有附加的测试时间，允许透明模块以流水线的模式工作。这意味着在测试中的模块前面的模块已经包含将在当前测试激励数据之后被施加的随后的测试激励数据。同时，在测试中的模块之后的模块仍然包含来自先前测试的测试响应数据，该测试响应数据仍然在其输出到SOC引脚的路上。由于在先前测试响应数据被移至输出端之前将激活全局扫描使能信号27，因此保持专用旁路信号61为高以防止全局扫描使能信号27到达其它模块，即局部扫描使能信号60在其它模块中保持为高。
因此，自身当前未被测试的相邻模块以操作的传送模式进行操作，从而它们用作往返于测试中的模块的传送链，以及对测试激励数据或测试响应数据用作FIFO缓冲器。
图5示出依据本发明连接的两个模块即模块A和B的示意图.模块A和B的每个包含长度为8个和6个触发器的两个扫描链。为了测试访问，A和B被连接成一个公共的二比特TAM。两个模块都接收全局扫描使能信号27(se)，该全局扫描使能信号27在被确定时使对应的扫描链扫描.依据本发明，全局扫描使能信号27(se)在每个模块中与分别称为旁路A和旁路B的专用旁路信号61A、61B用OR门控制。
注意，尽管优选实施例示出逻辑OR门的使用，但是本领域熟练技术人员将容易理解，其它实施包括具有逻辑AND门的实施(例如在包含的反向极性的全局扫描使能(se)和旁路信号的情况下)。而且，该门可被进一步远离局部模块定位(例如在SOC级测试控制块(TCB)中)，或者被更深地集成到该局部模块中(例如在模块专用TCB之后)。
如上面在图4中所述，多个测试激励数据被移入模块A的扫描链，以及相应的测试响应数据被移出通过模块B。然而，为了避免增加测试时间，允许透明模块以流水线的模式工作。这意味着在测试中的模块前面的模块已经包含将在当前测试激励数据之后被施加的随后的测试激励数据。同时，在测试中的模块之后的模块仍然包含来自先前测试的测试响应数据，该测试响应数据仍然在其输出至SOC引脚的路上。为了避免数据破坏，每个模块具有控制电路，例如OR门59A和59B，用于控制全局扫描使能信号127是否作为局部扫描使能信号60A和60B被分别传送至模块3A和3B。对于未在被测试的每个模块(以及因此作用在“透明”模式)，保持相关的专用旁路信号为高，这意味着该模块的相应局部扫描使能被保持为高，从而防止全局扫描使能信号127破坏正被传送通过该模块的测试图形数据。
图6a至6h描述了在将三组测试激励数据应用至模块A时本发明的操作。如上所述，扫描测试依据下面的过程工作：
(1)将第一组测试激励数据装入扫描链；
(2)发出测试激励数据，以及测试响应数据被捕获到同一扫描链中；
(3)从扫描链中卸载测试响应数据，同时将下一组测试激励数据装入扫描链，等等。
在如图6a中所述的时间t＝0，示出在测试开始之前的电路.TAM的第一比特62包含以流水线结构的三个8比特测试激励数据，该流水线的每个阶段由将在后面描述的单时钟65来分开。TAM的第二比特63包含以流水线结构的三个6比特测试激励数据。第二测试激励数据被布置成使8比特测试激励数据的第8比特与6比特测试激励数据的第6比特相邻。
图6b示出在8个时钟周期即t＝8后测试图形数据的位置。可以看出第一组测试激励数据已经被装入模块A的扫描链。在装载期间，全局扫描使能信号27为高。而且，由于模块A正被测试，所以模块A的专用旁路信号61A优选为低，而模块B的专用旁路信号61B优选为高(即因为没有测试模块B)。
图6c示出在t＝9的电路的操作。此时，全局扫描使能信号27变为低。由于专用旁路信号61A为低，所以局部扫描使能信号60A也变为低，从而导致发出第一组测试激励数据进入模块A，以及在模块A中捕获相应组的测试响应数据。然而，由于专用旁路信号61B为高，所以模块B的局部扫描使能信号60B保持为高，因此在模块B中不执行测试。
图6d示出第二组测试激励数据如何被装入模块A.尽管该第二组测试激励数据被装入模块A，但是将注意到，来自前一测试的第一组测试响应数据被传递进入模块B的扫描链，该扫描链充当FIFO缓冲器。在t＝17处，第二组测试激励数据被完全装载，其中专用旁路信号61A为低，全局扫描使能信号27为高，以及专用旁路信号61B为高。
图6e示出在t＝18的电路，其中将全局扫描使能信号27取为低。由于专用旁路信号61A也为低，全局扫描使能信号27引起局部扫描使能信号60B变为低，从而引起第二组测试激励数据被发出以及第二组测试响应数据被捕获。同时，由于专用旁路信号61B为高，所以全局扫描使能信号27没有传递至模块B的扫描链，从而保持模块B的局部扫描使能信号60B为高。这意味着先前从模块A接收到的第一组测试响应数据没有在模块B中被捕获。
然后取全局扫描使能信号27为高，并将第三组测试激励数据装入模块A的扫描链，如图6f所示。当装载第三组测试激励数据时，来自先前测试的第一和第二测试响应数据被移出通过模块B。
图6f示出在t＝27的电路，其中将全局扫描使能信号27取为低。由于专用旁路信号61A也为低，全局扫描使能信号27引起局部扫描使能信号60A变为低，从而引起第三组测试激励数据被发出以及第三组测试响应数据在模块A中被捕获。同时，由于专用旁路信号61B为高，局部扫描使能信号60B保持为高。这意味着从模块A先前接收到的测试响应数据保持未变，以用于移出通过模块B。
图6h示出第三组测试响应数据如何被移出通过模块B。
如在图6a至6h中所述，将三个测试图形应用于模块A的总测试时间花费35+8＝43个时钟周期。对于实际的情形，其中扫描链数、它们的长度以及图形计数是一百倍大，计算变为如下：(800+1)×300+1600＝241900个时钟周期。
比较起来，各个常规方法所需的时钟周期数如下：
1.测试访问直通模块-在这种情况中，模块A的测试时间被如下计算：800+300×(1+1600)＝481188个时钟周期。这相比于用本发明所实现的增加超过98％。实施本发明的附加面积成本被限制于每模块一个两输入OR门。
2.测试访问经由旁路-在这种情况中，模块A的测试时间被如下计算：800+300×(1+801)＝241400个时钟周期。这几乎等于用本发明所实现的。然而，该实施的硅面积成本需要200×2＝400个旁路触发器和多路复用器。
因此可以看出，本发明提供一种具有下述优点的测试访问结构：以基本上与旁路模式相同的速度进行操作，但在旁路硬件方面没有附加开销。
如早先所提及的，尽管已经使用OR门作为控制电路描述了优选实施例，但是将会理解，根据控制信号的状态，可以使用其它形式的控制电路。
而且，OR门可位于测试封装器内、在模块自身内或者远离SOC。
此外，尽管已经使用两个模块描述了优选实施例，但是本发明适用于连接至TAM的任何数量的模块。而且，尽管在例子中描述的TAM是两比特宽，但是本发明同样适用于任何宽度的TAM。
还应注意，尽管已经使用一个用于测试发出/捕获过程的时钟周期描述了上面提供的例子，但是将会理解，发出和捕获过程可包括用于某些测试的多个时钟周期。
本领域技术人员将会理解，在不脱离如由所附权利要求书限定的本发明的范围的情况下，其它变化和改变是可能的。

Claims (25)

1.一种用于测试电子电路中的多个模块(3)的测试访问结构，该测试访问结构包括：
-测试访问机构，其与所述多个模块串联连接，并被布置成将测试激励数据传送给正被测试的模块(3)以及传送来自正被测试的模块(3)的测试响应数据；
-全局使能信号(27)，该全局使能信号(27)被提供以用于将模块(3)置于测试模式；以及
-控制电路(59)，其被设置在全局使能信号(27)和相关模块(3)之间，其中控制电路(59)被布置成控制全局使能信号(27)是否被传递至其相关模块(3)。
2.如权利要求1所述的测试访问结构，其中控制电路(59)由该模块的专用旁路信号(61)来控制。
3.如权利要求2所述的测试访问结构，其中控制电路(59)被连接以接收全局使能信号(27)和专用旁路信号(61)，以及被布置成基于全局使能信号(27)和专用旁路信号(61)的各自状态来将局部使能信号(60)提供给其相关模块(3)。
4.如权利要求3所述的测试访问结构，其中控制电路(59)被布置成如果其相关模块(3)正被测试，就使全局使能信号(27)通过，以及如果其相关模块(3)未在被测试，就阻塞全局使能信号(27)。
5.如前述权利要求中任何一项所述的测试访问结构，其中控制电路(59)是OR门。
6.如权利要求1至4中任何一项所述的测试访问结构，其中控制电路(59)是AND门。
7.如权利要求1所述的测试访问结构，其中电子电路是集成电路。
8.如权利要求7所述的测试访问结构，其中控制电路(59)位于其相关模块中的测试封装器内。
9.如权利要求7所述的测试访问结构，其中控制电路(59)位于片上系统(SOC)的测试控制块中。
10.如权利要求1所述的测试访问结构，进一步包括用于以流水线的方式装载测试激励数据以及卸载测试响应数据的装置。
11.如权利要求1所述的测试访问结构，其中全局使能信号(27)对于多个模块(3)所连接的测试访问机构(TAM)是全局的。
12.如权利要求1所述的测试访问结构，其中全局使能信号(27)对于在电子电路上多于一个的测试访问机构(TAM)是全局的。
13.一种测试电子电路中的模块(3)的方法，该模块(3)是串联连接至测试访问机构(TAM)的多个模块之一，该测试访问机构被布置成将测试激励数据传送给正被测试的模块(3)以及传送来自正被测试的模块(3)的测试响应数据，该方法包括以下步骤：
-将第一组测试激励数据装入正被测试的模块(3)；
-响应于正被激活的全局使能信号(27)而测试模块；
-卸载从正被测试的模块(3)中捕获的测试响应数据；
其中在测试步骤期间，阻止全局使能信号(27)被传递至与测试访问机构连接的其他模块(3)，并将其它模块(3)置于操作的传送模式，以使其它模块(3)不破坏正被装入测试中的模块(3)的第二组测试激励数据，或者不破坏正从测试中的模块(3)卸载的先前测试响应数据。
14.如权利要求13所述的方法，进一步包括在全局使能信号(27)和相关模块(3)之间提供控制电路(59)的步骤，其中控制电路(59)被布置成控制全局使能信号(27)是否被传递至其相关模块(3)。
15.如权利要求14所述的方法，其中控制电路(59)由专用旁路信号(61)来控制。
16.如权利要求15所述的方法，其中控制电路(59)被连接以接收全局使能信号(27)和专用旁路信号(61)，以及被布置成基于全局使能信号(27)和专用旁路信号(61)的各自状态来将局部使能信号(60)提供给其相关模块(3)。
17.如权利要求16所述的方法，其中控制电路(59)被布置成如果其相关模块(3)正被测试，就使全局使能信号(27)通过，以及如果其相关模块(3)将被置于传送模式，就阻塞全局使能信号(27)。
18.如权利要求14所述的方法，包括提供OR逻辑功能作为控制电路(59)的步骤。
19.如权利要求14所述的方法，包括提供AND逻辑功能作为控制电路(59)的步骤。
20.如权利要求14所述的方法，进一步包括将控制电路(59)设置在其相关模块(3)的测试封装器内的步骤。
21.如权利要求14所述的方法，进一步包括将控制电路(59)设置在片上系统(SOC)的测试控制块中的步骤。
22.如权利要求15所述的方法，进一步包括将控制电路(59)设置在其相关模块(3)内的步骤。
23.如权利要求13所述的方法，其中以流水线的方式处理测试图形数据，以使位于正被测试的模块(3)之前的模块包含来自一系列测试激励数据的下一组测试激励数据，以及位于被测试的模块(3)之后的模块包含来自先前测试的测试响应数据。
24.如权利要求13所述的方法，其中全局使能信号(27)被布置成对于多个模块(3)所连接的测试访问机构(TAM)是全局的。
25.如权利要求13所述的方法，其中全局使能信号(27)被布置成对于在电子电路上多于一个的测试访问机构(TAM)是全局的。
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