CN117880452A - 基于ALTLVDS_TX的CameraLink系统 - Google Patents
基于ALTLVDS_TX的CameraLink系统 Download PDFInfo
- Publication number
- CN117880452A CN117880452A CN202311505120.2A CN202311505120A CN117880452A CN 117880452 A CN117880452 A CN 117880452A CN 202311505120 A CN202311505120 A CN 202311505120A CN 117880452 A CN117880452 A CN 117880452A
- Authority
- CN
- China
- Prior art keywords
- data
- signal
- module
- cameralink
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000003287 optical effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/765—Interface circuits between an apparatus for recording and another apparatus
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
本发明公开基于ALTLVDS_TX的CameraLink系统，应用于图像设备及其测试领域，针对现有CameraLink系统，不同模式需要不同数量DS90CR287芯片来完成编解码，不利于电路板布局和相机小型化的问题；本发明通过在FPGA器件上例化实现DS90CR287芯片的单元，对输入的图像数据进行解码和进行DVI编码，输出LVDS信号；减少了DS90CR287芯片的使用，从而节省了布板空间，降低了成本，有利于光学相机的微型化。
Description
技术领域
本发明属于图像设备及其测试领域，特别涉及一种CameraLink系统。
背景技术
目前，随着光学相机分辨率和帧频的不断提高，数据传输速率也大幅度提升。CameraLink协议标准本身由美国国家半导体公司基于Channel Link的技术发展而来，具有传输可靠性高，带宽高，抗电磁干扰能力强等优点，能够满足不同像素时钟相机的需求。
CameraLink标准提供了4路相机控制线：CC1+、CC1-，CC2+、CC2-，CC3+、CC3-，CC4+、CC4-，并且定义了3种传输模式：基本模式、中级模式、完整模式。不同模式需要的编解码芯片不一样，基本模式、中级模式和完整模式分别需要1片、2片、3片DS90CR287芯片，多片芯片不利于电路板的布局和相机的小型化。此外，FPGA需要消耗大量的IO管脚来控制DS90CR287，仅基本模式就需要30个IO管脚，完整模式更是高达90个，严重影响了系统的集成。
发明内容
为解决上述技术问题，本发明提出一种基于ALTLVDS_TX的CameraLink系统，使用FPGA的逻辑资源实现了DS90CR287的所有功能，从而节省了布板空间，降低了成本，有利于光学相机的微型化。
本发明采用的技术方案为：基于ALTLVDS_TX的CameraLink系统，包括：图像信号发生模块、时钟模块、数据处理模块、异步FIFO模块、数据发送模块；时钟模块用于输出像素时钟pix_clk以及读出时钟tx_clk；图像信号发生模块，用于输出固定图像数据信号，包括像素数据信号pattern_data[13..0]、行有效pattern_lnvld、场有效pattern_fmvld、数据有效pattern_datavld、备用信号pattern_spare；数据处理模块通过外部输入的内外选择信号来决定使用的图像数据信号源，将像素数据信号映射成为CameraLink中抽象出来的端口port，对像素数据信号和同步控制信号按照DS90CR287的输出时序进行编码；异步FIFO模块，用于并行数据的缓存以及高速异步数据的交互；数据发送模块，用于将并行数据转换成串行数据，最终完成CameraLink协议的LVDS输出。
本发明的有益效果：本发明基于Altera FPGA的ALTLVDS_TX IP核，它是一个并行-串行数据的转换器，将并行数据转换成多路串行LVDS信号；所述多路串行LVDS信号在BASE模式下包括4路数据信号和1路时钟信号；所述多路串行LVDS信号在MEDIUM模式下包括8路数据信号和2路时钟信号；所述多路串行LVDS信号在FULL模式下包括12路数据信号和3路时钟信号；本发明包括以下优点：
1、以Altera FPGA为核心，使用FPGA的逻辑资源实现了DS90CR287的所有功能，节省了布板空间，降低了成本，有利于光学相机的微型化；
2、针对CameraLink协议的不同配置模式，无需修改硬件，只要修改代码即可，可移植性较高，应用范围广；
3、使用FPGA逻辑资源产生了内置的图像数据信号源，方便测试CameraLink接口电路。
附图说明
图1为系统逻辑示意图；
图2为DS90CR287输出时序图；
图3为BASE、MEDIUM、FULL模式下ALTLVDS_TX配置图。
具体实施方式
为便于本领域技术人员理解本发明的技术内容，下面结合附图对本发明内容进一步阐释。
如图1所示，一种基于ALTLVDS_TX的CameraLink系统，包括：图像信号发生模块、时钟模块、数据处理模块、异步FIFO模块、数据发送模块。时钟模块用于输出像素时钟pix_clk以及读出时钟tx_clk；图像信号发生模块，用于输出固定图像数据信号，包括像素数据信号pattern_data[13..0]、行有效pattern_lnvld、场有效pattern_fmvld、数据有效pattern_datavld、备用信号pattern_spare。数据处理模块，用于处理输入的图像数据信号和外部控制信号。异步FIFO模块，用于并行数据的缓存以及高速异步数据的交互。数据发送模块，用于将并行数据转换成串行数据，最终完成CameraLink协议的LVDS输出。
所述时钟模块的inclk0 input为50MHz，输出的像素时钟pix_clk为20MHz，输出的读出时钟tx_clk为85MHz。如图1所示，像素时钟pix_clk与异步FIFO模块、所述数据发送模块相连接，读出时钟tx_clk与图像信号发生模块、数据处理模块、异步FIFO模块相连接。
所述的图像信号发生模块使用一个行计数器和总像素时钟信号计数产生特定格式的数据源，约定图像数据传输格式为640*480，帧频53Hz。像素数据信号pattern_data[13..0]为固定值1000。行有效pattern_lnvld和场有效pattern_fmvld取决于行计数器和总像素时钟信号计数的值。数据有效pattern_datavld和备用信号pattern_spare固定为高电平。
所述数据处理模块通过外部输入的内外选择信号来决定使用的图像数据信号源，将像素数据信号映射成为CameraLink中抽象出来的端口port，对像素数据信号和同步控制信号按照DS90CR287的输出时序进行编码，DS90CR287的输出时序如图2所示。为了保证传输数据在采集端的正确性，对输出时钟tx_clk也进行编码，它的二进制编码为1100011。
图像数据信号源包括外部输入图像数据信号和内部图像数据信号；所述外部输入图像数据信号包括像素数据信号ck_data、行有效ck_lnvld、场有效ck_fmvld、数据有效ck_datavld、备用信号ck_spare；所述内部图像数据信号为所述图像信号发生模块输出的固定图像数据信号。行有效ck_lnvld、场有效ck_fmvld由所述像素时钟信号计数产生；数据有效ck_datavld、备用信号ck_spare均配置为高电平。
所述数据处理模块处理的外部控制信号包括内外选择信号和外部FIFO读请求、外部FIFO写请求。
BASE模式定义5个7位的寄存器C0_bit、C1_bit、C2_bit、C3_bit和C4_bit，分别对应TXOUT0、TXOUT1、TXOUT2、TXOUT3、TXOUT4和TxCLK OUT；定义一个35位的寄存器data_gen[34..0]，其中data_gen[34..28]对应C4_bit，data_gen[27..21]对应C3_bit，data_gen[20..14]对应C2_bit，data_gen[13..7]对应C1_bit，data_gen[6..0]对应C0_bit。
MEDIUM模式定义10个7位的寄存器C0_bit、C1_bit、C2_bit、C3_bit、C4_bit、C5_bit、C6_bit、C7_bit、C8_bit和C9_bit，分别对应TXOUT0、TXOUT1、TXOUT2、TXOUT3、TXOUT4、TxCLK OUT、TXOUT5、TXOUT6、TXOUT7、TXOUT8、TXOUT9、TxCLK OUT；定义一个70位的寄存器data_gen[69..0]，其中data_gen[69..63]对应C9_bit，data_gen[62..56]对应C8_bit，data_gen[55..49]对应C7_bit，data_gen[48..42]对应C6_bit，data_gen[41..35]对应C5_bit，data_gen[34..28]对应C4_bit，data_gen[27..21]对应C3_bit，data_gen[20..14]对应C2_bit，data_gen[13..7]对应C1_bit，data_gen[6..0]对应C0_bit。
FULL模式定义15个7位的寄存器C0_bit、C1_bit、C2_bit、C3_bit、C4_bit、C5_bit、C6_bit、C7_bit、C8_bit、C9_bit、C10_bit、C11_bit、C12_bit、C13_bit和C14_bit，分别对应TXOUT0、TXOUT1、TXOUT2、TXOUT3、TXOUT4、TxCLK OUT、TXOUT5、TXOUT6、TXOUT7、TXOUT8、TXOUT9、TxCLK OUT、TXOUT10、TXOUT11、TXOUT12、TXOUT13、TXOUT14、TxCLK OUT；定义一个105位的寄存器data_gen[104..0]，其中data_gen[104..98]对应C14_bit，data_gen[97..91]对应C13_bit，data_gen[90..84]对应C12_bit，data_gen[83..77]对应C11_bit，data_gen[76..70]对应C10_bit，data_gen[69..63]对应C9_bit，data_gen[62..56]对应C8_bit，data_gen[55..49]对应C7_bit，data_gen[48..42]对应C6_bit，data_gen[41..35]对应C5_bit，data_gen[34..28]对应C4_bit，data_gen[27..21]对应C3_bit，data_gen[20..14]对应C2_bit，data_gen[13..7]对应C1_bit，data_gen[6..0]对应C0_bit。
此外，所述数据处理模块产生异步FIFO模块的读写请求信号。行有效或者场有效为高电平时，写请求信号为高电平；异步FIFO模块的可读取数据个数信号rdusedw为高电平时，读请求信号为高电平。
所述异步FIFO模块使用一个双时钟FIFO来进行异步数据的收发，防止数据速率不匹配出现亚稳态问题。其中，写时钟频率为20MHz，读时钟频率为85MHz。
所述数据发送模块基于Altera FPGA的ALTLVDS_TX IP核，它是一个并行-串行数据的转换器，将并行数据转换成多路串行LVDS信号；所述多路串行LVDS信号在BASE模式下包括4路数据信号和1路时钟信号；所述多路串行LVDS信号在MEDIUM模式下包括8路数据信号和2路时钟信号；所述多路串行LVDS信号在FULL模式下包括12路数据信号和3路时钟信号；所述时钟信号需要分配至FPGA专门的时钟管脚，驱动能力强，方便后续图像采集模块的采样。如图3所示，BASE模式下数据输入端tx_in的数据位宽为35，数据输出端tx_out为5；MEDIUM模式下数据输入端tx_in的数据位宽为70，数据输出端tx_out为10；FULL模式下数据输入端tx_in的数据位宽为105，数据输出端tx_out为15。ALTLVDS_TX IP核在BASE模式、MEDIUM模式、FULL模式下分别设置5、10、15个LVDS通道。IP核的并行数据时钟频率与异步FIFO模块的读时钟频率保持一致为85MHz，其对应的串行输出数据频率达到595Mbps。每个通道对应7个解串因子，即7并1串处理，按照7:1的比例对data_gen进行并串转换，最终完成Camera Link协议的LVDS信号输出。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
Claims (6)
1.基于ALTLVDS_TX的CameraLink系统，其特征在于，包括：图像信号发生模块、时钟模块、数据处理模块、异步FIFO模块、数据发送模块；
时钟模块配置有第一输出端口和第二输出端口；所述第一输出端口用于输出像素时钟pix_clk；所述第二输出端口用于输出读出时钟tx_clk；所述第一输出端口与所述图像信号发生模块、所述数据处理模块、所述异步FIFO模块相连接；所述第二输出端口与所述异步FIFO模块、所述数据发送模块相连接；
图像信号发生模块，用于输出固定图像数据信号，包括像素数据信号pattern_data[13..0]、行有效pattern_lnvld、场有效pattern_fmvld、数据有效pattern_datavld、备用信号pattern_spare；
数据处理模块通过外部输入的内外选择信号来决定使用的图像数据信号源，将像素数据信号映射成为CameraLink中抽象出来的端口port，对像素数据信号和同步控制信号按照DS90CR287的输出时序进行编码；
异步FIFO模块，用于并行数据的缓存以及高速异步数据的交互；
数据发送模块，用于将并行数据转换成串行数据，最终完成CameraLink协议的LVDS输出。
2.根据权利要求1所述的基于ALTLVDS_TX的CameraLink系统，其特征在于，数据发送模块使用Altera FPGA的高速串化器ALTLVDS_TX将并行数据转换成多路串行LVDS信号。
3.根据权利要求2所述的基于ALTLVDS_TX的CameraLink系统，其特征在于，多路串行LVDS信号在BASE模式下包括4路数据信号和1路时钟信号；多路串行LVDS信号在MEDIUM模式下包括8路数据信号和2路时钟信号；多路串行LVDS信号在FULL模式下包括12路数据信号和3路时钟信号。
4.根据权利要求3所述的基于ALTLVDS_TX的CameraLink系统，其特征在于，图像数据信号源包括外部输入图像数据信号和内部图像数据信号；所述外部输入图像数据信号包括像素数据信号ck_data、行有效ck_lnvld、场有效ck_fmvld、数据有效ck_datavld、备用信号ck_spare；内部图像数据信号为所述图像信号发生模块输出的固定图像数据信号。
5.根据权利要求4所述的基于ALTLVDS_TX的CameraLink系统，其特征在于，行有效信号与场有效信号均由所述像素时钟信号计数产生。
6.根据权利要求5所述的基于ALTLVDS_TX的CameraLink系统，其特征在于，数据有效信号和备用信号均配置为高电平。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311505120.2A CN117880452A (zh) | 2023-11-13 | 2023-11-13 | 基于ALTLVDS_TX的CameraLink系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311505120.2A CN117880452A (zh) | 2023-11-13 | 2023-11-13 | 基于ALTLVDS_TX的CameraLink系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117880452A true CN117880452A (zh) | 2024-04-12 |
Family
ID=90583533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311505120.2A Pending CN117880452A (zh) | 2023-11-13 | 2023-11-13 | 基于ALTLVDS_TX的CameraLink系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117880452A (zh) |
-
2023
- 2023-11-13 CN CN202311505120.2A patent/CN117880452A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7024607B2 (en) | DVI link with parallel test data | |
| US7024601B2 (en) | DVI link with circuit and method for test | |
| CN115065795B (zh) | 基于FPGA的cameralink接口的输入输出接口系统 | |
| CN105141877A (zh) | 一种基于可编程器件的信号转换装置 | |
| CN108345553B (zh) | 一种星载高分辨成像数据传输与采集系统 | |
| CN110581963B (zh) | 一种v-by-one信号转换方法、装置及电子设备 | |
| CN101217468A (zh) | 路由查表系统、三态内容寻址存储器和网络处理器 | |
| CN112187362B (zh) | 一种兼容多种通信接口的光电传输板卡 | |
| US11169952B2 (en) | Data transmission code and interface | |
| CN110597748B (zh) | 一种基于tlk2711的高速通信接口及数据处理系统 | |
| CN117880452A (zh) | 基于ALTLVDS_TX的CameraLink系统 | |
| CN204948223U (zh) | 一种基于可编程器件的信号转换装置 | |
| CN219227609U (zh) | 基于光纤介质的jesd204b数据传输系统 | |
| CN111614355A (zh) | 数据传输装置、模数转换器和雷达系统 | |
| CN212341331U (zh) | 一种继电保护测试仪内部插件间的高速通讯电路模块 | |
| CN111104353B (zh) | 基于fpga的多功能航空总线接口卡 | |
| CN219499433U (zh) | 一种视频控制设备 | |
| CN113676310B (zh) | 一种用于雷达系统的数据传输装置 | |
| CN215264798U (zh) | 一种基于usb总线透明传输的同步串口卡 | |
| CN218676026U (zh) | 一种lvds信号隔离电路结构 | |
| CN117640871B (zh) | 一种SDI接口至eDP接口的数据转换装置及方法 | |
| CN221948242U (zh) | 一种发送卡和发送卡系统 | |
| CN115061967B (zh) | 基于国产FPGA的cameralink图像压缩降低接口时钟的方法 | |
| CN222190260U (zh) | 通信接口芯片及显示设备 | |
| CN222128152U (zh) | 一种基于fpga实现多路4k视频显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |