CN219499433U - 一种视频控制设备 - Google Patents

Abstract

本实用新型提供一种视频控制设备，涉及视频处理领域，该视频控制设备可以有效减少视频源接入时的所需的数据传输通道数，以提高视频控制设备接入视频源的路数。该视频控制设备包括：视频源芯片、辅助芯片以及主控芯片；其中：视频源芯片，与辅助芯片电连接，用于向辅助芯片发送第一并行视频信号；辅助芯片与主控芯片的普通IO接口电连接，用于将从视频源芯片接收的第一并行视频信号，减少其数据信号的传输通道数得到第二并行视频信号，向主控芯片发送第二并行视频信号；主控芯片，用于处理从辅助芯片接收的第二并行视频信号。

Description

一种视频控制设备

技术领域

本实用新型涉及视频处理领域，尤其涉及一种视频控制设备。

背景技术

近年来，随着科学技术的发展，在视频处理领域，视频的数据量越来越大，且对实时性以及传输效果的要求越来越高。现有的视频控制设备中，一般内置有可编程逻辑阵列(field-programmable gate array，FPGA)芯片，FPGA芯片用于接收多个视频源信号以实现视频的处理和控制。

现有的视频源信号，通常为高速串行信号。部分FPGA芯片设置有特有的接口能够接收并处理高速串行信号。但是这些特有的接口数量较少，不能处理过多的高速串行信号。因此一般将高速串行信号转换为FPGA芯片上的普通接口可以接收的并行视频信号。但是，接收并行视频信号需要的管脚较多，在接入多个视频源信号时，容易导致FPGA芯片的管脚不够用。

实用新型内容

本申请实施例提供了一种视频控制设备，该视频控制设备可以有效减少视频源接入时的所需的数据信号的传输通道数，以提高视频控制设备接入视频源的路数。

第一方面，本申请提供了一种视频控制设备，该视频控制设备包括：视频源芯片、辅助芯片以及主控芯片；其中：视频源芯片，与辅助芯片电连接，用于向辅助芯片发送第一并行视频信号；辅助芯片与主控芯片的普通IO接口电连接，用于将从视频源芯片接收的第一并行视频信号，减少其数据信号的传输通道数得到第二并行视频信号，向主控芯片发送第二并行视频信号；主控芯片，用于处理从辅助芯片接收的第二并行视频信号。

一种可能的实现方式中，第一并行视频信号中的数据信号采用单边沿采样，辅助芯片包括：第一信号转换器件，与视频源芯片电连接，用于将第一并行视频信号中，单边沿采样的数据信号转换为双边沿采样的数据信号；第一信号合并器件，与第一信号转换器件电连接，用于获取包括双边沿采样的数据信号及第一并行视频信号的时控信号的第二并行视频信号。

另一种可能的实现方式中，上述主控芯片，包括：第二信号转换器件，通过普通IO接口与第一信号合并器件电连接，用于将第二并行视频信号中，双边沿采样的数据信号转换为单边沿采样的数据信号。第二信号合并器件，与第二信号转换器件电连接，用于获取包括单边沿采样的数据信号及时控信号的第一并行视频信号；第一信号处理器件，与第二信号合并器件电连接，用于处理第一并行视频信号。

又一种可能的实现方式中，第二并行视频信号的数据信号的传输通道数，为第一并行视频信号的数据信号的传输通道数的一半。

又一种可能的实现方式中，第一并行视频信号包括24通道的数据信号及X通道的时控信号；第二并行视频信号包括12通道的数据信号及X通道的时控信号；其中，X为正整数。

又一种可能的实现方式中，时控信号包括时钟信号和控制信号。

又一种可能的实现方式中，在控制信号包含在数据信号中传输的情况下，X为1；在控制信号独立于数据信号传输的情况下，X为4。

又一种可能的实现方式中，辅助芯片为FPGA芯片，主控芯片为FPGA芯片。

又一种可能的实现方式中，上述视频源芯片，包括：信号转发电路，用于发送高速串行信号；第三信号转换器件，与信号转发电路电连接，与辅助芯片电连接，用于将高速串行信号转换为第一并行视频信号。

又一种可能的实现方式中，主控芯片还包括专用高速串行IO接口，主控芯片还包括：第二信号处理器件，通过专用高速串行IO接口与信号转发电路电连接，用于接收并处理高速串行信号。

本申请提供的视频控制设备，通过在主控芯片与视频源芯片之间的辅助芯片，减小并行视频信号的数据信号传输通道数，可以有效减少视频源在接入主控芯片时的所需的数据信号线数量，以提高主控芯片接入并处理视频源的路数。

第二方面，本申请提供一种信号传输方法，应用于控制装置，控制装置包括主控芯片及辅助芯片，辅助芯片与主控芯片的普通IO接口；方法包括：辅助芯片从视频源芯片接收第一并行视频信号，减少其数据信号的传输通道数得到第二并行视频信号，向主控芯片发送第二并行视频信号；主控芯片从辅助芯片接收第二并行视频信号并处理。

一种可能的实现方式中，第一并行视频信号中的数据信号采用单边沿采样，方法还包括：辅助芯片将第一并行视频信号中，单边沿采样的数据信号转换为双边沿采样的数据信号；辅助芯片获取包括双边沿采样的数据信号及第一并行视频信号的时控信号的第二并行视频信号。

另一种可能的实现方式中，主控芯片从辅助芯片接收第二并行视频信号并处理，包括：将第二并行视频信号中，双边沿采样的数据信号转换为单边沿采样的数据信号；获取包括单边沿采样的数据信号及时控信号的第一并行视频信号；处理第一并行视频信号。

又一种可能的实现方式中，第二并行视频信号的数据信号的传输通道数，为第一并行视频信号的数据信号的传输通道数的一半。

又一种可能的实现方式中，第一并行视频信号包括24通道的数据信号及X通道的时控信号；第二并行视频信号包括12通道的数据信号及X通道的时控信号；X为正整数。

又一种可能的实现方式中，时控信号包括时钟信号和控制信号。

又一种可能的实现方式中，在控制信号包含在数据信号中传输的情况下，X为1；在控制信号独立于数据信号传输的情况下，X为4。

又一种可能的实现方式中，辅助芯片为FPGA芯片，主控芯片为FPGA芯片。

又一种可能的实现方式中，主控芯片还包括专用高速串行IO接口，上述方法还包括：主控芯片通过专用高速串行IO接口接收高速串行信号；主控芯片处理高速串行信号。

上述第二方面的有益效果可以参考第一方面的描述，在此不再赘述。

附图说明

图1为本申请实施例提供的一种现有视频控制设备的组成示意图；

图2为本申请实施例提供的一种视频控制设备的组成示意图；

图3为本申请实施例提供的另一种视频控制设备的组成示意图；

图4为本申请实施例提供的又一种视频控制设备的组成示意图；

图5为本申请实施例提供的一种单边沿采样的数据信号的波形示意图；

图6为本申请实施例提供的一种双边沿采样的数据信号的波形示意图；

图7为本申请实施例提供的一种控制流程的示意图；

图8为本申请实施例提供的一种信号传输方法的流程示意图；

图9为本申请实施例提供的一种软件控制举例框图的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系；仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

为了便于理解本申请的技术方案，下面先对本申请所涉及的术语进行简单介绍。

1、FPGA：具有硬件并行处理的优势，硬件层面修改更为灵活。适合用于视频图像处理、通信高速接口设计、数字信号处理等领域。

2、SerDes：SerDes是串行器(serializer)/解串器(deserializer)的简称，是一种常用的高速串行数据链路。

3、视频转换芯片：指将一种视频接口、格式转换成另一种接口、格式的芯片，通常用于一种视频接口、格式不可直接使用时，转换成另一种期望的视频接口、格式。

4、并行视频信号：即多个数据位以成组的方式，在多条并行通道上同时进行传输的视频信号。常用的一种为晶体管-晶体管逻辑(transistor transistor logic，TTL)格式的视频接口，由数据信号、时钟信号和控制信号组成。数据信号：以红绿蓝RGB数据信号为例，其中一种RGB888格式对应R0～R7、G0～G7、B0～B7共24路数据信号；时钟信号：像素时钟信号(dot clock，DCLK)，是传输数据和对数据信号进行读取的基准。控制信号：包括数据有效信号(data enable，DE)，行同步信号(horizontal synchronization，H SYNC)，场同步信号(vertical synchronization，V SYNC)。下文中为便于描述，将时钟信号和控制信号统称为时控信号。

5、IO接口：通用输入/输出(general purpose input output，GPIO)接口的简称，可以通过软件配置为输入、输出或其他特殊功能的管脚。

6、单边沿采样：数据以时钟为基准识别采样，通常为上升沿采样或者下降沿采样。上升沿采样，即当时钟上升沿到来时检测数据的高低电平。下降沿采样，当时钟下降沿到来时检测数据的高低电平。

7、双边沿采样：数据以时钟为基准识别采样时，在时钟的上升沿或下降沿到来时，都会检测数据的高低电平。

目前，视频控制设备的组成如图1所示，包括输入接口，视频转换芯片和主控FPGA芯片。其中，在主控FPGA芯片存在专用高速串行接口的情况下，视频源可以通过输入接口(例如高清晰多媒体接口(high definition multimedia interface，HDMI)和数字视频接口(digital visual interface，DVI))与视频控制设备连接。输入接口可以与主控FPGA芯片上的SerDes接口(即专用高速串行接口)相连接。或者，输入接口还可以通过视频转换芯片，与主控FPGA芯片上的普通IO接口相连接。其中，该普通IO接口可以为FPGA芯片中除了电源管脚(Power/Ground Pins)、配置管脚(Configuration Pins)、专用功能管脚(ADC、高速串行收发器Serial Transceiver Pins等)等之外，用户可以任意开发成各种功能的通用输入输出管脚(User I/O Pins)。输入接口可以转发视频源产生的高速串行信号(例如过渡调制差分信号(transition-minimized differential signaling，TMDS))，主控FPGA芯片可以通过SerDes接口接收输入接口发送高速串行信号并进行处理，或者TMDS信号通过视频转换芯片转换为并行视频信号后，主控FPGA芯片可以通过普通IO接口接收这些并行视频信号以进行处理。

对于图1中所示的主控FPGA芯片，假设该主控FPGA芯片拥有8个SerDes接口和250个普通IO接口。对于视频源产生的TMDS信号，主控FPGA芯片需要3个SerDes接口来接收，因此该主控FPGA芯片通过SerDes接口最多可以接入两个视频源。主控FPGA芯片的普通IO接口可以接收由视频转换芯片转换后的并行视频信号，但是并行视频信号(外同步RGB888格式)需要占用28个普通IO接口，而主控FPGA芯片中，除去必要功能占用的150个普通IO接口，仅有100个普通IO接口可以来接入视频源，因此最多仅可以再接入3个视频源。

基于上述分析，在接入视频源的数量较多的情况下，主控FPGA芯片存在接口(或称为管脚)不够用的问题。为了满足多视频源的场景，只能使用更多管脚的型号和封装的更高规格的芯片，不但会徒增成本，且用不到多余的性能，造成成本更高和性能浪费。而且有可能最高规格的芯片管脚也不够用。

针对上述问题，本申请提供一种视频控制设备的组成示意图，如图2所示，该视频控制设备包括视频源芯片201，辅助芯片202和主控芯片203。

其中，视频源芯片201，与辅助芯片202电连接，用于向辅助芯片202发送第一并行视频信号。

辅助芯片202，与主控芯片203的普通IO接口电连接，用于将视频源芯片201接收的第一并行视频信号，减少其数据信号的传输通道数得到第二并行视频信号，向主控芯片203发送第二并行视频信号。

主控芯片203，用于处理从辅助芯片202接收的第二并行视频信号。

在一些实施例中，第一并行视频信号中的数据信号采用单边沿采样。如图3所示，辅助芯片202包括：

第一信号转换器件202a，与所述视频源芯片电连接，用于将第一并行视频信号中，单边沿采样的数据信号转换为双边沿采样的数据信号。

第一信号合并器件202b，与所述第一信号转换器件电连接，用于获取包括双边沿采样的数据信号及第一并行视频信号的时控信号的第二并行视频信号。

具体的，第二并行视频信号的传输通道数，为第一并行视频信号的数据信号的传输通道数的一半。示例性的，上述第一并行视频信号包括24通道的数据信号及X通道的时控信号。辅助芯片202将单边沿采样的数据信号转换为双边沿采样的数据信号，可以减少其数据信号的传输通道数，即将24通道的数据信号减少成12通道的数据信号，以获得第二并行视频信号，该第二并行视频信号包括12通道的数据信号及X通道的时控信号。

其中，X表示在不同传输模式下，时控信号的传输通道数。例如，在内同步传输模式下，控制信号包含在数据信号中传输，则时控信号的传输通道数为1。在外同步传输模式下，控制信号独立于数据信号传输，则时控信号的传输通道数为4。

在一些实施例中，主控芯片203，包括：

第二信号转换器件203a，通过普通IO接口与第一信号合并器件202b电连接，用于将第二并行视频信号中，双边沿采样的数据信号转换为单边沿采样的数据信号，以对单边沿采样的数据信号进行处理。

第二信号合并器件203b，与第二信号转换器件203a电连接，用于获取包括单边沿采样的数据信号及上述时控信号作为第一并行视频信号。

第一信号处理器件203c，与第二信号合并器件203b电连接，用于处理第一并行视频信号。

在一些实施例中，上述辅助芯片202可以为FPGA芯片，上述主控芯片203也可以为FPGA芯片。

在一些实施例中，如图3所示，视频源芯片201，包括：

信号转发电路201a，用于发送高速串行视频信号。

第三信号转换器件201b，与信号转发电路201a电连接，且用于将高速串行信号转换为第一并行视频信号。

在一些实施例中，主控芯片203还包括专用高速串行IO接口。如图3所示，主控芯片203，还包括：

第二信号处理器件203d，通过专用高速串行IO接口与信号转发电路201a电连接，用于接收并处理高速串行信号。

本申请提供的视频控制设备，通过在主控芯片与视频源芯片之间的辅助芯片，减小并行视频信号的数据信号传输通道数，可以有效减少视频源在接入主控芯片时的所需的数据信号线数量，以提高主控芯片接入并处理视频源的路数。

下面结合一种视频控制设备的工作过程来对本申请实施例提供的视频控制设备进行说明。示例性的，如图4所示，本申请实施例提供的视频控制设备，包括输入接口，视频转换芯片，辅助FPGA芯片和主控FPGA芯片。其中，输入接口可以为上述信号转发电路201a，视频转换芯片可以为上述第三信号转换器件201b。辅助FPGA芯片可以为上述辅助芯片202。主控FPGA芯片可以为上述主控芯片203。

在一些实施例中，输入接口，例如HDMI接口或者DVI接口，与视频源(例如用户的主机、笔记本电脑等)相连接，用于接收视频源产生TMDS信号(即上述高速串行信号)并转发。在主控FPGA芯片上，存在有SerDes接口(即上述专用高速串行IO接口)可以直接接收TMDS信号。因此，主控FPGA芯片可以通过SerDes接口与输入接口电连接，接收并处理输入接口发送的TMDS信号。其中，后面的高速串行信号和并行视频信号均可以称为视频源信号。

但是主控FPGA芯片上SerDes接口数量较少，因此，在一些实施例中，输入接口，可以向视频转换芯片发送TMDS信号。视频转换芯片可以将TMDS信号转换为并行视频信号后，传输至辅助FPGA芯片，辅助FPGA芯片减少并行视频信号中数据信号的传输通道数后，传输至主控FPGA芯片。

示例性的，在并行视频信号为RGB888格式的情况下，该RGB888格式的并行视频信号可以如下表1所示：

表1

由表1可以得出，RGB888格式的并行视频信号包括24通道的数据信号，其中包括红色数据信号，绿色数据信号和蓝色数据信号各8通道。该并行视频信号还包括X通道的时控信号。其中，X的值与并行视频信号的传输模式有关。若并行视频信号以外同步模式传输，则X的值为4，时控信号包括像素时钟信号(DCLK)，数据有效信号(DE)，行同步信号(H SYNC)，和场同步信号(V SYNC)，共4通道。若并行视频信号为内同步模式传输，数据有效信号(DE)，行同步信号(H SYNC)，和场同步信号(V SYNC)可以通过数据信号传输，时控信号仅包括像素时钟信号(DCLK)，则X的值为1。

在一些实施例中，辅助FPGA芯片，可以接收经视频转换芯片转换后的第一并行视频信号(例如可以为：外同步的RGB888格式，包括24通道的数据信号和4通道的时控信号；或者可以为：内同步的RGB888格式，包括24通道的数据信号和1通道的时控信号)，减少第一并行视频信号的数据信号的传输通道数后得到第二并行视频信号，向主控FPGA芯片发送第二并行视频信号。

示例性的，辅助FPGA芯片接收来自视频转换芯片的第一并行视频信号，第一并行视频信号中包括单边沿采样的数据信号，辅助FPGA芯片可以将单边沿采样的数据信号转换为双边沿采样的数据信号，然后将双边沿采样的数据信号及时控信号作为第二并行视频信号，输出至主控FPGA芯片。第二并行视频信号中数据信号占用的主控FPGA芯片的管脚，是第一并行视频信号中数据信号占用的主控FPGA芯片的管脚的一半。

其中，图5为本申请实施例提供的一种单边沿采样的数据信号的波形示意图。图5中a为像素时钟信号的方波图，图5中b为数据信号在像素时钟信号的下降沿采样时的方波图。

图6为本申请实施例提供的一种双边沿采样的数据信号的波形示意图。图6中a为像素时钟信号的方波图，图6中b为数据信号在像素时钟信号的上升沿和下降沿均进行采样时的方波图。

如果用传统的数据传输格式，上升沿采样的数据信号需要一根数据线传输，下降沿采样的数据信号需要一根数据线传输，这样就需要双边沿采样两倍的数据线。第一并行视频信号在经过辅助FPGA芯片处理后，将单边沿采样的数据信号转换为双边沿采样的数据信号，即将图5所示的单边沿采样信号，转换为图6所示的双边沿采样信号。用一根数据线传输双边沿采样的数据信号，可以承载原有的两根数据线的功能(一根数据线传输上升沿采样的数据信号，一根数据线传输下降沿采样的数据信号)，节省一半用于传输单边沿的数据信号的数据线。

对于并行视频信号(例如RGB888格式、YUV格式或者YCrCb格式)，辅助FPGA芯片向主控FPGA芯片传输第二并行视频信号，对于外同步的传输模式来说，一个视频源信号仅需要16根数据线(减半后的12通道的数据信号和4通道的时控信号)，即占用主控FPGA芯片的16个管脚；对于内同步的传输模式来说，一个视频源信号仅需要13根数据线(减半后的12通道的数据信号和1通道的时控信号)，即占用主控FPGA芯片的13个管脚。主控FPGA芯片接收到第二并行视频信号后，将双边沿采样的数据信号转换为常规的单边沿采样的信号数据处理。

可以理解，并行视频信号经过辅助FPGA芯片转换后，将并行视频信号中的数据信号输入主控FPGA芯片时占用的管脚数目减半，大幅度提高了主控FPGA芯片可以接入的视频源数量，或者避免多视频源接入时视频控制设备的主控FPGA芯片的管脚不够用的问题。不需要对主控FPGA芯片进行升级，使用更低规格的芯片就可以满足多视频源接入的需求，降低硬件成本。

另外，本方案可以应用于各种单边沿采样的并行视频信号中，除本申请实施例举例的RGB888格式外，还有YUV、YCrCb格式，不同的视频位深度等。本方案对此不作具体限制。

本申请实施例还提供一种控制流程的示意图。如图7所示，其中，辅助FPGA芯片接收到数据线完整(外同步28根，内同步25根)的并行视频信号(即上述第一并行视频信号)，辅助FPGA芯片将相关数据经过单边沿采样转换为双边沿采样后，向主控FPGA芯片发送数据线减半(外同步16根，内同步13根)的并行视频信号(即上述第二并行视频信号)。主控FPGA芯片接收到并行视频信号后，将双边沿采样的相关数据转换为单边沿采样的相关数据再进行后续的处理。

图8为本申请实施例还提供一种信号传输方法，可以应用于控制装置(即上述视频控制设备)，控制装置包括主控芯片及辅助芯片，辅助芯片与主控芯片的普通IO接口。如图8所示，该方法具体包括：

S801、辅助芯片从视频源芯片接收第一并行视频信号，减少第一并行视频信号的传输通道数得到第二并行视频信号，向主控芯片发送第二并行视频信号。

在一些实施例中，辅助芯片可以接收视频源芯片发送的第一并行视频信号。进一步的，辅助芯片可以减少第一并行视频信号的传输通道数得到第二并行视频信号，并向主控芯片发送第二并行视频信号。

示例性的，第一并行视频信号中的数据信号采用单边沿采样。辅助芯片可以将第一并行视频信号中，单边沿采样的数据信号转换为双边沿采样的数据信号。进一步的，辅助芯片可以获取包括双边沿采样的数据信号及第一并行视频信号的时控信号的第二并行视频信号，并向主控芯片发送第二并行视频信号。其中，第二并行视频信号的数据信号的传输通道数，为第一并行视频信号的数据信号的传输通道数的一半。具体的，辅助芯片可以为FPGA芯片。辅助芯片可以采用ODDR原语功能将第一并行视频信号的数据信号，由单边沿采样转换为双边沿采样。

例如，第一并行视频信号包括24通道的数据信号及X通道的时控信号；第二并行视频信号包括12通道的数据信号及X通道的时控信号；X为正整数。具体的，在内同步传输模式下，即在控制信号包含在数据信号中传输的情况下，X为1。在外同步传输模式下，即在控制信号独立于数据信号传输的情况下，X为4。

S802、主控芯片接收第二并行视频信号并处理。

在一些实施例中，主控芯片可以接收第二并行视频信号并处理。具体的，主控芯片可以将第二并行视频信号中，双边沿采样的数据信号转换为单边沿采样的数据信号。进一步的，主控芯片可以获取包括单边沿采样的数据信号及时控信号的第一并行视频信号，并处理第一并行视频信号。具体的，主控芯片也可以为FPGA芯片，主控芯片可以采用IDDR原语功能将第二并行视频信号的双边沿的数据信号转化为单边沿的数据信号，得到第一并行视频信号并处理。

在另一些实施例中，主控芯片还包括专用高速串行接口，主控芯片可以通过该专用高速串行接口接收高速串行信号，并对高速串行信号进行处理。

需要说明的是，上述实施例中辅助芯片可以为上述图2中辅助芯片202，主控芯片可以为上述图2中主控芯片203，其具体实现参见上述描述，在此不再重复赘述。

本方案主要使用软件功能来降低对硬件的依赖程度。因此，本申请实施例还提供一种本方案的软件控制举例框图，如图9所示。视频控制设备包括视频转换芯片，辅助FPGA芯片和主控FPGA芯片。其中，如图9所示，辅助FPGA芯片包括处理模块1(例如定义为vin2zynq_top)，该处理模块1包括缓存接入模块(例如定义为vin_buf)和单边沿转双边沿模块(例如定义为vin_oddr_out)。其中，单边沿转双边沿模块相当于上述第一信号转换器件202a和第一信号合并器件202b的结合。主控FPGA芯片包括处理模块2(例如定义为dvi_recv_top)和预处理&缓存模块，该处理模块2包括双边沿转单边沿模块(例如定义为vin_oddr_in)和视频数据提取模块(例如定义为vin_dec)。其中，双边沿转单边沿模块相当于上述第二信号转换器件203a和第二信号合并器件203b的结合，预处理&缓存模块相当于上述第一信号处理器件203c。

一种示例中，基于图9所示的示意图，对本方案的视频控制设备的工作流程进行说明，具体实现为以下步骤S1-S5：

S1、视频转换芯片接入DVI格式的视频源信号，将高速串行信号转化为并行视频信号，该并行视频信号具体为RGB888格式，然后发送给辅助FPGA芯片，该辅助FPGA芯片最大支持视频源信号以1920x1200@60Hz的分辨率接入。

S2、视频源信号输入缓存，当缓存中有数据时，辅助FPGA芯片中的缓存接入模块以固定时钟频率162MHz(该参数可以改变，保证大于等于视频源信号的时钟频率即可)读取缓存数据输入到单边沿转双边沿模块。因为接入的视频源信号的时钟频率最大为1920x1200@60Hz分辨率下的162MHz，缓存的读取速率大于等于写入速率(即视频源信号的时钟频率)，所以数据不会溢出。

S3、辅助FPGA芯片中的单边沿转双边沿模块通过ODDR原语实现功能，其可将原有的单沿采样的2通道数据信号合并为1通道双边沿采样的数据信号输出。如RGB888格式中，外同步传输模式的并行视频信号包括24通道的数据信号，1通道的像素时钟信号和3通道的控制信号，总共需要28根数据线，转换后可合并为16根数据线发送给主控FPGA芯片，大大减少了并行视频信号输入主控FPGA芯片占用的管脚数。

S4、主控FPGA芯片中的双边沿转单边沿模块，根据接入像素时钟信号，使用IDDR原语对接收到的信号进行解析，其可将双边沿的数据信号转化为单边沿的数据信号，将解析出的数据按顺序进行排列即可恢复为视频转换芯片输出时的并行视频信号，然后将其输入到视频数据提取模块。

S5、视频数据提取模块对并行视频信号的有效数据进行提取，然后输出到预处理&缓存模块进行处理。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (4)

1.一种视频控制设备，其特征在于，所述视频控制设备包括：视频源芯片、辅助可编辑逻辑阵列FPGA芯片以及主控FPGA芯片；其中：

所述视频源芯片，通过M根数据线与所述辅助可编辑逻辑阵列FPGA芯片电连接，用于向所述辅助可编辑逻辑阵列FPGA芯片发送第一并行视频信号；

所述辅助可编辑逻辑阵列FPGA芯片通过N根数据线与所述主控FPGA芯片的普通IO接口电连接，用于从所述视频源芯片接收的所述第一并行视频信号，并向所述主控FPGA芯片发送第二并行视频信号；所述N小于所述M；

所述主控FPGA芯片，用于处理从所述辅助可编辑逻辑阵列FPGA芯片接收的所述第二并行视频信号。

2.根据权利要求1所述的设备，其特征在于，所述M为28或25，其中24根数据线用于传输单边沿采样的数据信号。

3.根据权利要求1所述的设备，其特征在于，所述N为16或13，其中12根数据线用于传输双边沿采样的数据信号。

4.根据权利要求1所述的设备，其特征在于，所述主控FPGA芯片还包括专用高速串行IO接口，所述专用高速串行IO接口用于接收过渡调制差分TMDS信号。