TW425764B - Output buffer circuit - Google Patents

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I 五、發明說明（1) ♦技術領域

本發明係關於輸出缓衝器電路，尤有關於使用於LSI I ! 之間等的高速信號傳送用介面之輸出緩衝器電路。 1 i ♦習知技術 I 伴隨著近年來系統高功能化、低消耗電力之要求，亦； :要求LSI間之介面的高速化 '小振幅化。為求*介面之高速 \ 化，需要減小輸出波形的振幅，不過，由於振幅係以接地： 電位或電源電位為基準設定，内部動作臨界值與輸出的臨丨 界值不同，輸ά波形之高值與低值的持續時間比之工作循 |環無法維持在理想的1 :1(50%)，容易大幅地變化。此 i外，為了將許多功能裝入一個L SI中，封裝之多接腳化亦 1 丨不斷地進步，緩衝器之同時動作所造成的雜訊亦形成測試 時的問題。為了避免此問題，在測試時插入減低雜訊用的

I 電路，但這亦造成輸出波形之工作循環變化的原因。 工作循環變得不佳是造成資料傳送速度降低的原因，

I 丨為了使高速介面成為可能，改進系統之性能，有必要調整 丨輸出缓衝器之輪出波形的工作循環比到接近5 0 %。 作為習知之第1輸出緩衝器電路的例子者，參考圖5所 i示的電路，其表示近年來使用的半導體積體電路間高速信 號傳送用介面之一種，以E1A/JEDEC,設定標準規格的 丨 HSTL(High Speed Transceiver Logic)介面的缓衝器電 ;路。該第1輸出缓衝器電路具有：反相器1 ，因應於輸入信 號Η 0 1而輸出其反相信號a ;反相器9，因應於輸入信號

丨五、發明說明（2) ； i TEST之供給而輸出其反相信號d ;反相器2，因應於信號a I之供給而輸出其反相信號b ;反相器3，因應於信號b之供 給而輸出其反相信號P 1 1 ;傳輸閘4，由閘極接受輸入信號 ;TEST之供給的P通道電晶體與閘極接受信號d之供給的1^通 !道電晶體所構成’因應於信號TEST之位準而進行信號pj】 !之導通/切斷’輸出信號P12 ; P型電晶體MP5，汲極與閉極； |分別接受信號P12與信號d之供給，源極接受2*. 5V電源之供 丨給；反相器6，因應於信號a之供給而輸出其反相信號c; | ;反相器7 ’因應於信號c之供給而輸出其反相信號P13 ;傳 i 輸閘8 ’由閘極接受輸入信號TEST之供給的P通道電晶體與| i閘極接受信號d之供給的N通道電晶體所構成，因應於信號I i TEST之位準而進行信號P13之導通/切斷，輸出信號P14 ;N | 丨型電晶體MN 9，汲極與閘極分別接受信號p 14與信號TEST之| :供給’源極接地；P型電晶體MP10，閘極與源極分別接受 :信號P 1 2與1. 5 V電源之供給，由汲極輸出信號n 〇 1 ; n型電 I晶體MN10 ’閘極接受信號P14之供給，源極接地，汲極連 I接於電晶體MP10的汲極；N型電晶體MP11 ，閘極與源極分 :別接受信號P 1 1與1. 5 V電源之供給，汲極連接於電晶體 MP1 0的汲極；N型電晶體MN1 1，閘極接受信號P13之供給， 丨源極接地，汲極連接於電晶體MP10的汲極。反相器1〜3、 丨6、7、9分別接受2. 5 V的電源供給。... 此外，電晶體MP1 0、ΜN1 0構成反相器1 〇，電晶體 i ΜΡ1 1、ΜΝ1 1構成反相器1 1。 ; 接著，參考圖5說明習知的第1輸出緩衝器電路之動

I五、發明說明（3) ! I作。首先，當輸入信號TEST為低值時，傳輸閘4、8導通， i電晶體MP5、MN9不通。因此，輸入信號H〇1被供給至電晶 ! ; 體MP10、MN10構成之反相器1〇及電晶體MP11、MN11構成之 反相器11，此等反相器10 'U因應於輸入信號H01之供給| :而輸出信號N 0 1。 i 接著’當輸入信號TEST為高值時，傳輸閘4、8不通， 電晶體MP5、MN9導通’反相器1〇之電晶體ΜρΓ0、ΜΝι〇不| |通。因此，輸入信號H01對應的輸出信號Ν〇ι僅由反相器 i 1 1 ’即電晶體MP11、MN1 1輸出，故驅動能力下降，因而抑 |制了切換雜訊。 ! 參考圖6，其表示習知的第1輪出緩衝器電路的動作波丨 i形。當輸入信號Ηϋ 1變成高值時，電晶體MP11之閘極輸入i 信號P 1 1變成低值後，電晶體Μ P1 〇之閘極輸入信號p 1 2變成： 低值。同時，電晶體ΜΝ1 1之閘極輸入信號pi 3變成低值 ； i 1 I後’電晶體MN10之閘極輸入信號pi4變成低值。此係由於 信號P11的電位通過傳輸閘4而傳送至信號P12，信號P13的 :電位通過傳輸閘8而傳送至信號P14之故。 HSTL介面根據其傳送路徑之終端方法，分成種類卜4 ,的四類’圖7表示其中之一的第2類HSTL介面的構成方塊 I I圖’其中包含：輸出緩衝器101 ，在電源電壓1.5V之下， I因應於輸入信號H01之供給，輸出信號N01 ;阻抗102，電 阻值為50Ω ’ 一端接於0.75V的電源，另一端接於輸出緩 .衝器101的輸出；傳送路徑104，阻抗值為50Ω，一端接於 輸出緩衝器701的輸出；阻抗103，電阻值為50Ω ，一端接：

C:\Program Files\Patent\PI225. ptd 第 6 頁

--425764 I五、發明說明（4) | 於0_75V的電源，另一端接於傳送路徑的另一端子；及 !差動放大器105，正輸入端連接於傳送路徑104的另一端 1 i子，負輸入端連接於0,75V的基準信號Vref。其中，作為i i輸出緩衝器1 01者使用上述習知的第1輸出緩衝器電路電 丨 i路，或是下述習知的第2輸出缓衝器電路電路° 1 圖8表示輸出緩衝器1〇1使用習知的第1輸出緩衝器電 路電路之情況下，第2類HSTL介面之輸出輸Y波形的時間 圖。參考該圖，由於固定在0.75V的阻抗1〇2、103連•接於 ''

I 輸出緩衝器ιοί的輸出端，故此輸出緩衝器之輸出信號 Ν 0 1之波形的振幅無法得到像電源電位的0卜1. 5 V的振幅’ 丨變得較小。 丨 j | 其次，圖9表示HSTL介面之情況’習知的第2輸出緩衝| I器電路電路同於圖5之構成元件者採用相同的參考文字/數丨 丨字’所得到的電路。此習知的第2輸出缓衝器電路電路除 i :了具有同於習知的第1輸出緩衝器電路電路之反相器1、 2、3、6 ' 7、.9、1 0、1 1之外，尚具有：雙輸入NOR閘 1 2，將輸入信號TEST與反相器1之輸出信镜a作⑽!？運算， 得到信號f ;反相器1 3，因應於信號f之供給，加以反相 丨輸出信號g，供給于反相器11的電晶體MP11 ;雙輪入NAND ; |閘14，將反相器9之輸出信號d與信號a作NAND運算，得到 :信號h ;及反相器15，因應於信號h夂供給，加以反相輸 1出信號i ，供給于反相器1 1的電晶體MN 1 1 ,其中，反相器3 i :之輸出信號P11係直接供給于反相器10的電晶體評1〇之緩 衝器，反相器7之輸出信號P 11 4係直接供給于反相$丨〇的

C:\Program Files\PaLent\P1225. ptd 第 7 頁 五、發明說明（5) ' 1 { I電晶體MN1 0之緩衝器。反相器u、6、7、9、13、15之每| | 一個，以及NOR問12、NAND閘14均接受2.5V電源之供給。 ^ 參考圖9說明習知的第2輸出緩衝器電路電路之丨 動作。。首先，當輸入信號TEST為低值時，NOR閘1 2因應於| 丨此尨號TEST的低值，將另一個輪入信號H〇1的反相信號a加！ i以反相而輸出信號f。再者，N AND閘丨4因應於輸入信號 | | TEST的反相信號d之高值，將其另一輸入端蚱信號a加以反 :相而輸出信號h。因此’反相器1〇、u輸出輸入信號Η〇ι對 i應的輸出信號N01。 ； j j I 其次’當輸入信號TEST為高值時，NOR閑12因應於此 |信號TEST的高值’輸出低值信號f，naND開14因應於信號i i TEST之反相信號d之低值’輸出高值信號h。因此，反相器丨 1 11之電晶體MP11、MNU不導通’僅由於反相器1〇輸出輸入 :信號H01對應的輪出信號N01。因此，降低驅動能力而抑制： | i 了切換雜訊= ： 其次，同於習知的第1、第2輸出緩衝器電路，近年來： j使用的半導體積體電路間高速信號傳送用介面的一種，以； EIA/JEDEC 設定標準規格的 SSTL(Stub Series Terminated Logic)介面之缓衝器電路，此緩衝器電路作為習知的第3 輸出緩衝器電路示於圖10 ，其中與圖5具有相同構成元件 :者採用相同的參考文字/數字《此習.知的第3輸出緩衝器電 :路除了具有：同於習知之第1輸出緩衝器電路的反相器1、 3、7、9、10、11，傳輸閑4、8，以及電晶體MP5、MN9之 外，尚具有移位電路2 2 ' 2 6，用以將反相器1之輸出信號a ：

C:\Program Files\Patent\P1225. ptd 第 8 頁 4 257 6 4 i五、發明說明（6) I分別移位一個預定的位準而輸出信號j、k，並分別供給于| 反相器3、7。 i ! ! 反相器1接受2.5V之電源供給，其他反相器3、7、9、 1

:10、11 ，以及傳輸閘4、g，電晶體MP3、MN9分別接受3.3V I 之電源供給。 i ； ! ! 接著’參考圖說明習知之第3輸出緩衝器電路的動 作。首先’當輸入信號TEST為低值時，同於習知之第1輸 I出緩衝器電路’傳輸閘4、8導通，電晶體MP5、MN9不通。 ' 因此，輸入信號H01供給于由電晶體MP10、MN10形成'! |的反相器10’以及由電晶體MPU 、MN11形成的反相器， | i此等反相器10、11因應於輸入信號H01之供給而輸出信號i 丨 N01。 其次，當輸入信號TEST為高值時，傳輸閑4、8不通，I i電晶體MP5、MN9導通，反相器10之電晶體MP10、ΜΝ1〇不 通。因此’輸入信號H〇 1對應的輸出信號NO 1僅由反相器 11 ，即由電晶體MP11、MN11所輸出，故驅動能力下降，纟士 :果抑制了切換雜訊。 為了降低LSI之消耗電力，此習知之第3輸出緩衝器電 路相對於輸出電壓3, 3V，其内部之macro的電源電壓定為 較低的2. 5V »因此，需要有能將輸出緩衝器由2. 5V升堡至| 3. 3V的移位電路22、26。 . 移位電路22之構成請參考圖11所示的電路圖，其包 ； 含：P通道電晶體MP2 1 ’其閘極與源極分別接受輸入信號a 與2· 5V電源之供給，由汲極輸出信號Ρ0Ι ; N通道電晶體

i 五、發明說明（7) ^ '一"~~~-— ， ； | | Μ N 2 1 其間極接受輸入信號a ’源極接地，汲極連接於電 |晶體MP21之汲極；N通道電晶體·22，其閘極連接於電晶 i體MP21之及極’源極接地，由汲極輸出信號p〇2 通道電 |晶體MP22，其閘極與源極分別接受輸出信號j與3. 3V電源i I之供給’沒極連接於電晶體MN22之汲極；P通道電晶體、丨 ! MP23 ’其間極連接於電晶體MP22之汲極，源極連接於3 3V ' |電源’由攻極輸出信號j;及N通道電晶體MN 2*3，其問極接! |文輸入信藏a，源極接地，汲極連接於電晶體MP22之汲 |極。 | 其次’參考圖11及以時間圖表示各部動作波形的圖 ί |12，說明移位電路22的動作。首先，當輸入信號&變為高！ |值（2.5V)時，電晶體MN23導通。此時，最終級的電晶體 ! 丨MP2 3亦導通，不過’由於電晶體關23之尺寸定的比電晶體: ;MP23之尺寸為大’故貫穿這些電晶體MP23、MN23的電流會： 丨流動’輸出信號j會低於次級方塊的臨界值，變成低值。 然後’當信號P0 2到達3. 3V的高值，貫穿電流亦停 .止。 j ： : 其次’當輸入信號a變成低值的話，信號p〇 1變成高值 :;(2.;dV) ’電晶體MN22導通，信號p〇2變成低值，電晶體 :MP23導通。此時，由於電晶體mN23已經是不通的狀態，輸 出仏號】會變成尚值（3. 3V)。因此，相較於由輸入信號a變 I成高值起’迄於輸出信號j變成低值的期間TpdHL，由輪入' 信號a變成低值起，迄於輸出信號j變成高值的期間TpdLH 丨因為由輸入到輸出的信號路徑較長，故延遲時間較大，

C:\ProgramFilcs\Patent\P1225.ptd 第 10 頁 ίν - 4 2 5 7 6 4 I五、發明說明¢8) 丨 i SSTL介面根據傳送路徑終端方法，可分成第1類、第2 1 I類之兩類，其中SSTL第2類介面請參考圖13之方塊圖，包 \ 丨含：輸出緩衝器201，在電源電位3. 3V之下因應於輸入信 號HO 1之供給，輸出信號NO 1 ;阻抗202，第1端連接於輸出 ;缓衝器201的輸出端，電阻值為25Ω ;傳送路徑204，第1 i端連接於阻抗202的第2端，阻抗值為50Ω ;阻抗203，第1 | |端連接於1. 5 V電源，第2端連接於傳送路徑2 (Γ4，電阻值為' I 25Ω ;及差動放大器205，正輸入端連接於傳送路徑204的I I,第2端，負輸入端連接於電壓1.5V之參考信號Vref。其 ： I中，作為輸出緩衝器201者使用上述習知的第3輸出缓衝器1 丨電路。 | 此種情況下，同於習知之第1輸出緩衝器電路，由於 丨連接於輸出緩衝器201的輸出N01之阻抗202，以及連接於 該阻抗2 0 2，固定在1. 5V的阻抗20 3，此輸出緩衝器201之 :輸出信號N 0 1的波形振幅無法得到電源電壓之〇 V〜3 . 3 V的範 ;圍，而是較小的範圍。 上述第1 '第2及第3輸出緩衝器電路的第1個問題在 於：作為高速緩衝器之習知的第1 、第2及第3輸出緩衝器 1電路之輸出波形其高值、低值的持續時間比，即工作循環 ：比會由5 0 %偏離（以下稱為工作循環比變差），故提高操作 頻率的話，會由持續時間短的一方產...生位準降低，造成波 形失真，最後的結果輸出波形本身會消失，故高速化無法 i期待。 其理由在於··如習知的第1 、第2輸出緩衝器電路般的

C:\ProgramFiles\Patent\Pl225.ptd 第 11 頁 ^ 42576 4 .五、發明說明（9) |

! I i HSTL介面之高速緩衝器，其相對於最終級的介面之電源電丨 | 丨位為1 . 5 V，前級緩衝器之電源電位為較1 . 5 V高的電壓，舉 ! ：例而言，在0.25#m的製程下，使用2.5V的電源電位。因 ！ ；此，緩衝器之輸出信號上昇時，相對於前級緩衝器之輸出： i波形最終級的反相器之臨界值較低，故前級缓衝器之輸出i 丨信號位準降至較上述臨界值為低需要相當的時間，緩衝器 | 1 |的延遲時間變大。另一方面，緩衝器之輸出信號下降時，； 丨前級緩衝器之輸出信號位準立即變得較上述臨界值為高， ： I因此延遲時間變小，輸出信號波形之工作循環比變差》 i ^ ! 針對此問題，即使調整前級緩衝器之輸出級的P通道 i I電晶體與N通道電晶體的尺寸比*試圖使緩衝器之輸出信 丨號在上升時與下降時的延遲時間相等，以抑制輸出信號波丨 ί形之工作循環比變差，也由於前級緩衝器之輸出信號位準 與上述臨界值之位準的差有約0.5V這麼大，故無法完全抑 ! '制輸出波形之工作循環比變差。 此外，如HSTL般的高速緩衝器，係以DC規格定出輸入 I /輸出的H/L位準，故欲藉由調整伴隨著DC位準的變化之輸 丨出缓衝器的最終級之反相器的P通道電晶體與N通道電晶體 |之尺寸比，而調整工作循環比是不可能，因此，無法藉由 尺寸比的調整而改善工作循環比變差的情況。 ； 再者’如習知的第1輸出緩衝器：電路般，缓衝器具有. 1用以降低測試時之切換雜訊的驅動能力控制電路的情況， 在前級緩衝器與最終級反相器之間有傳輸閘，由於此傳輸 i閘之導通電阻，前級緩衝器之輸出信號波形鈍化，工作循

C:\ProgramFiIes\Patent\PI225.ptd 第 12 頁 五、發明說明（丨0)

I環比變差。針對於此，若為了降低導通電阻而加大傳輸閘I ；的尺寸，則擴散電容變大，造成前級缓衝器之信號波形更| : 加的鈍化^ ' ^ i 丨 習知之第3輸出缓衝器電路般的SSTL介面之高速緩衝 丨 器的情況，相對於最終級的反相器之電源電位為3. 3 V，前| ί級緩衝器之電源電位係採用較3. 3V為低的電壓，舉例而 | 言，在0.25νιη的製程下，使用2.5V的電源電-位，故需要 丨 I 1 由2, 5V升壓至3. 3V之移位電路。不過，如上所述，由於高 i位準輸出時與低位準輸出時信號的傳播路徑不同，故延遲 | 1時間亦大為相異。再者，同於HSTL，SSTL之缓衝器亦以DC 規格定出輸入/輸出的H/L位準，故欲藉由調整輸出緩衝器 丨之最終級的反相器之P通道電晶體與N通道電晶體的尺寸 ;比，而改善工作循環比變差是不可能的。 1 ♦發明欲解決的問題 上述第1、第2與第3輸出緩衝器電路之缺點在於：由 於以下兩個因素，（1 )内部操作臨界值與輸出信號之臨界 值相異；（2 )插入一個電路，用以降低伴隨著封裝之多管 :腳化，複數緩衝器在測試時同時操作帶來的雜訊。輸出波丨 形之H, L位準的持續時間比，即工作循環比會由理想的50% 偏離，故提高操作頻率的話，會由持;..續時間短的一方產生1 位準降低，造成波形失真，最後的結果輸出波形本身會消 失，故高速化無法期待。 本發明之目的係為了解決上述缺點，提供一種輸出緩

#- 4 25 7 〇 ^ 五、發明說明（11) 衝器電路，能使輸出信號的工作循環比維持在理想的 5 0% ^

I i ♦發明概要 本發明之輸出缓衝器電路包含':第1反相器，由第1導. ! i !電型的第1電晶體與第2導電型的第2電晶體構成；第2反相| !器，由第1導電型的第3電晶體與第2導電型的··第4電晶體構i i 丨成：切換電路，因應於測試控制信號供給于前述第1電晶 體與第2電晶體各自的閘極處，切換驅動能力。該第1與第丨 2反相器的輸出端子接在一起，因應於輸入信號之供給而 丨 : ! 丨輸出預定信號位準的輸出信號。 其特徵在於：尚包含一工作循環比調整電路，因應於 該輸入信號之位準改變，控制該第1與第2電晶體各自的閘 :極，使得前述輸出信號由第1位準改變到第2位準的第1延 :遲時間與由第2位準改變到第1位準的第2延遲時間約相 等，因而使前述輸出信號波形之第1與第2位準的持續時間 比，即工作循環比保持為約5 0 %。 以下藉由圖式配合較佳實施例以更進一步地說明如何 實施本發明。 ♦圖式之簡單說明 圖1表示本發明之輸出緩衝器電路的第1實施型態之電 路圖； 圖2的時間圖用以表示本實施型態之輸出緩衝器電路

C:\ProgramFUes\Patent\Pl225.ptd 第 Μ 頁 '4 25 76 4 五、發明說明（12)

I 丨的動作之一例； 圖3的時間圖表示在第.2類H STL介面之輸出缓衝器使用 本實施型態的輸出緩衝器電路之情況下，輸出輸入波形之 一例； 圖4表示本發明之輸出缓衝器電路的第2實施型態之電 丨路圖； ： 圖5表示習知的第1輸出缓衝器電路之一例的電路圖； ! 圖6的時間圖表示習知的第1輸出緩衝器電路之動作的 丨一例； 圖7表示第2類HSTL介面之構成的方塊圖； 圖8的時間圖表示在第2類HSTL介面之輸出緩衝器使用 習知的第1輸出緩衝器電路之情況下，輸出輸入波形之一 !例； 圖9表示習知的第2輸出缓衝器電路之一例的電路圖； 圖1 G表示習知的第3輸出缓衝器電路之一例的電路 圖； 圖11表不移位電路之構成的電路圖， 圖1 2的時間圖表示移位電路之動作的一例； 圖13表示第3類SSTL介面之構成的方塊圖。 ♦符號之說明 1〜3 、6 、7 、9〜11 、2 1反相器 4、8傳輸閘 1 8 工作循環比調整電路

425764 i五、發明說明（13) s - 1 22、26、27移位電路 12、14、81'82邏輯電路 ! MP3 、MP10 、MP11 、MN5 、MN10 、MN11 'MN81 、MN82 電晶 I體 ! I ♦較佳實施例之詳細福述 接著參考圖1所示之本發明的實施型態，_其中與圖5具 丨有相同構成元件者採用相同的參考文字/數字。本實施型、 |態的輸出緩衝器電路除了具有：與習知的第}輸出緩衝器 I電路共通的反相器 |閘4、8，電晶體MP 5之外，尚包含：工作循環比調整電路 | 18，控制反相器1〇之電晶體Μρι〇、MN1〇的閘極，加快上昇 :的時間，藉此使得工作循環比接近5 〇 %。 | 工作循環比調整電路〗8包含：雙輸入N〇R閘81，將輸 i入信號TEST與反相器1之輸出信號^作㈣尺運算，輸出信號 P1，N通道電晶體Μ N 8 1，閘極連接信號p 1，汲極連接反相 器1 0之電晶體Μ Ν1 0的閘極，源極接地；雙輪入ν μ d閉8 2， 將反相器9之輸出信號d與信號a作NAND運算，輸出信號 1 P2 ;及N通道電晶體MN82 ’閘極連接信號p2，汲極連接反 i相器1 0之電晶體Μ N1 0的閘極，源極接地。 其次，參考圖1說明本實施型態的動作。首先，當輸 '入信號TEST為低值時’信號d變成高值’傳輸閘4、8導 通’電晶體MP5不通。此種狀態下輸入信號mi變成高值的 1 3舌，反相“號a變成低值，工作循環比調整電路1 8之n 〇 r閘

^ 4 25'« υ 丨五、發明說明（14) ; i 81的輸出信號Ρ1變成高值，因應於此信號？1的高值，電晶： 1體MN81會導通，此電晶體MN81之汲極電位，亦即反相器1〇 : |之電晶體MP 1 0的閘極電位會降低，故此電晶體J1P1 0導通。 | 再者，因應於信號a、d之高值，NAND閘82之輸出信號 :P2會變成高值’因應於此信號P2之高值，電晶體MN82會導I |通，此電晶體MN8 2之汲極電位*亦即反相器10之電晶體 ， Μ N 1 0的閘極電位會降低，故此電晶體 1 〇不通。 其中，由於反相器10之電晶體ΜΡ10、ΜΝ10的尺寸定成： 較反相器1 1之電晶體ΜΡ1 1、ΜΝ1 1的尺寸為大，故無關於反i I相器II的動作狀態’緩衝器輸出信號N 〇1會變成高值。接 丨 著，因應於反相器3之輸出信號pi 1變成低值，反相器11之： |電晶體MP1 1會導通；同時，因應於反相器7之輸出信號p 13 i :變成低值’反相器11之電晶體MN1 1不通。因此，輸出信號. \ ' i N 0 1變成低值。 I 接著’輸入信號Η 0 1變成低值的話，與上述狀況相 i反，工作循環比調整電路1 8之NOR閘8 1的輸出信號Ρ1變成 低值，因應於此信號P 1的低值，電晶體M N 8丨不通，電晶體 i Μ P 1 0的閘極電位上昇’故電晶體μ p 1 〇不通。接著，n A N D閘 | 82的輸出信號P2變成低值，因應於此信號P2的低值，電晶 1體MN82不通’電晶體MN10的閘極電位上昇，故電晶體mnio :導通。接著’因應於反相器3之輸出信號pii變成高值，電 晶體MP11不通；同時，因應於反相器7之輸出信號pi3變成 ;高值’電晶體MNU導通。藉此’緩衝器輸出信號N01變成 低值。

:五、發明說明（15) ! 接者，當輸入信號TEST為南值時’傳輸閘4、8不通τ | I電晶體ΜΡ5與工作循環比調整電路1 8的電晶體ΜΝ82導通， ;反相器1 0的電晶體ΜΡ1 Ο、ΜΝ10不通。結果，同於習知者，； 輸入信號Η 0 1對應的輸出信號Ν 0 1僅由反相器11，即由電晶 I體MPll、ΜΝ11所輸出，故驅動能力下降，結果抑制了切換i 丨雜訊 ! 接著，參考圖1說明工作循環比調整電路-1 8的動作。丨 I近年來高度積體化的LSI中，為達成高密度化電路愈作愈 丨 :小’因此，構成内部邏輯電路的m a c r 〇亦儘可能以小尺寸 | |來完成°故相較於驅動輸出缓衝器電路的一般邏輯電路之| 巨集的尺寸’輸出緩衝器電路之最終級的反相器之尺寸約 '為其350倍。舉例而言，深次微米製程（0·25απ〇的情況 下’一般邏輯電路之巨集的尺寸為3_32/ζιη，而本實施型 態般的第2類HSTL之最終級的舉例而言之尺寸為119〇 。 因此，設計此種高速緩衝器電路的情況下，需要將驅 動最终級的反相器之前級緩衝器與反相器争接，將此等反 相器之尺寸由前級漸漸地加大。本實施型態中，反相器 1、2、3與反相器6、7相當於上述前級緩衝器。 工作猶環比調整電路1 8當輪出緩衝器電路之輸出信號； 丨N01上昇時’使用前級緩衝器之初級的反相器1之輸出信號 a ’使得電晶體Μ N 8 1、Μ N 8 2導通，強制地降低（p u η d 〇 iv η): :最終級反相器1 0之電晶體ΜΡ 1 0、ΜΝ 1 0的閘極電壓。 為了降低電晶體ΜΡ10、ΜΝ10的閉極電壓，習知的第1 :輪出緩衝器電路使用反相器3、7 ;而習知的第2輸出缓衝

C:\ProgramFiles\Patent\PI225.ptd 第 18 頁 I五、發明說明（16) ' ' ------： !器電路則使用反相器丨3、15。相較於此，本實施型態中係丨 藉由N通道電晶體MN81、MN82來達成，故不須直接驅動具、’丨 有大閉極尺寸之最終級反相器丨0的p通道電晶體Mp丨〇，= | I可減低驅動負荷。因此，構成]^0{{閘81、NANI^82的各電； 丨晶體元件之尺寸可作的比較小，而加快輪出緩衝器電路之 i輸出信號N01上昇時的速度》 丨 ! i I 參考圖2，其表示工作循環比調整電路18*之各部動作 i波形的時間圖=當輸出緩衝器電路之輸出信號以〇 1上昇 | i時’ NOR閘81的輸出信號P1變成高值，電晶體}^81導通，丨 |強制地使反相器1 0之電晶體MP1 〇的閘極電壓Pi 2變成低 | :值。因此’使信號P 12較反相器11之電晶體MP1 1的閘極電 ;壓對應的信號PI 1變化的更快。同時，NAND閘82的輸出信！ ;號？2變成高值’電晶體MN82導通，強制地使電晶體腳1 〇的| :閘極電壓P 1 4變成低值。因此’使信號p 1 4較電晶體Μ N 1 1的： i閘極電壓對應的信號Ρ 1 3更快地變成低值。 參考圖3，其表示在圖7所示的第2類HSTL介面之輸出 :緩衝器101使用本實施型態的輸出緩衝器電路之情況下的 輸出輸入波形。其中由輸入信號H01上昇起到輸出信號N01 上昇為止的這段期間定義為TpdHH，在習知的第1、第2輸 出緩衝器電路的情況下分別為1 189ps、9 0 9 ps。相較於 .此’本實施型態藉由工作循環比調整電路1 8，該TpdHH被 缩短為761ps。 另一方面’由輸入信號H01下降起到輸出信號N01下降 為止的這段期間定義為TpdLL，在習知的第1 、第2輸出緩

C:\Program FiIes\Patent\PI225, ptd 第 19 頁 425764 五、發明說明（丨7) |衝器電路的情況下分別為679ps、641ps =相較於此，本實 :施型態為699ps，略微慢了一些，但無傷大雅。 當輸出信號頻率為2 6 7MHz時，輸出波形的工作循環比 !在習知的第I、第2輸出緩衝器電路的情況下分別為 丨36.3¾、42. 8¾。相較於此，本實施型態為48.3%，非常接 :近50%，因此有了大大的改善。

I ! 接著參考圖4所示之本發明的第2實施型態，其中與圖 i 1具有相同構成元件者採用相同的參考文字/數字該圖所 示的實施型態異於第1實施型態的地方在於：為適用SSTL 介面，吾人不使用反相器2、3，而代之以將信號位準昇壓 i至3. 3V的移位電路22、23。並且具有：移位電路27，將測 :試信號TEST之信號位準昇壓而輸出信號1 ;反相器28，將 丨信號1反相而输出信號m。傳輸閘4、8以此等信號1、m控 制；反相器1接受2. 5 V的電源供給，其他反相器3、7、 :2 8，傳輸閘4、8，電晶體MP 5均接受3 . 3 V的電源供給。 其次，參考圖4說明本實施型態的動作。其中，除了 用以將2 . 5 V之輪入信號Η 0 1的位準昇壓至3 . 3 V之輸出信號 .Ν 0 1的移位動作之外，同於第1實施型態。因此，工作循環 比調整電路1 8的動作亦同於第1實施型態。 ♦發明之效果 如上所述，本發明之輸出缓衝器電路具有：工作循環 :比調整電路，用以控制第1與第2電晶體各自的閘極，使得 因應於輸入信號位準之改變，輸出信號由第I位準改變為

C:\Program Filcs\Pat.ent\P1225. ptd 第 20 頁 42576 4 五、發明說明（18) ； ：第2位準為止的第1延遲時間與由第2位準改變為第1位準為|

I ;止的第2延遲時間兩者幾乎相同，使用串聯的前級缓衝器 j 電路之初級反相器的輸出信號，藉由工作循環比調整電路 i 丨控制最終級的反相器之各電晶體的閘極，故可縮短上昇時： 丨的延遲時間，因而使工作循環比保持在理想的50%左右， i i 丨故可達成L S I間信號傳送速度的高速化。 在發明詳細說明中所提出之具體的實施態樣或實施例 丨僅為了易於說明本發明之技術内容，而並非將本發明狹義 丨地限制於該實施例，在不超出本發明之精神及以下之申請 |專利範圍之情況，可作種種變化實施=

Claims (1)

1. "425 六、申請專利範圍 | 1. 一種輸出緩衝器電路，包含： i 第1反相器，由第1導電型的第1電晶體與第2導電型的i :第2電晶體構成； 第2反相器，由第1導電型的第3電晶體與第2導電型的 i 第4電晶體構成； 切換電路，因應於測試控制信號供給于該第1電晶體 丨 i 與.第2電晶體各自的閘極處，切換驅動能力，— 該第1與第2反相器的輸出端子接在一起，因應於輸入I 信號之供給而輸出預定信號位準的輸出信號， 其特徵在於尚包含： i i 一工作循環比調整電路，因應於前述輸入信號之位準1 i改變，控制前述第1與第2電晶體各自的閘極，使得前述輸 丨出信號由第1位準改變到第2位準的第1延遲時間與由第2位： ! , I準改變到第1位準的第2延遲時間約相等，因而使前述輸出 i信號波形之第1與第2位準的持續時間比，即工作循環比保： 持為約5 0 %。 2. 如申請專利範圍第1項之輸出緩衝器電路，其中該 切換電路具有因應於前述測試控制信號之供給而遮斷前述 輸入信號的傳輪閘。 3. 如申'請專利範圍第1項之輸出缓衝器電路，其中該| :工作循環比調整電路包含： 第1與第2邏輯電路，對前述測試控制信號與輸入信號： •進行邏輯運算，並分別輸出第1與第2邏輯信號； 第2導電型之第5電晶體，汲極連接於前述第1電晶體

   C:\ProgramFilcs\Patent\P1225.ptd 第 22 頁 I :六、申請專利範圍 之閘極，源極接地，閘極接受前述第1邏輯信號之供給； 卜 第2導電型之第6電晶體，汲極連接於前述第2電晶體 ：之閘極，源極接地，閘極接受前述第2邏輯信號之供給。 4.如申請專利範圍第1項之輸出缓衝器電路，尚具 有：移位電路，當前述輸入信號與測試控制信號的振幅較 前述輸出信號的振幅小的情況，將前述輸入信號與測試控 I制信號的振幅昇壓至前述輸出信號的振幅。

   C:\Program Filcs\Patent\P122S. ptd 第 23 頁