JP3548170B1 - 半導体集積回路装置の出力回路 - Google Patents
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Abstract
【解決手段】第1の電源電位と第2の電源電位との間に直列接続され,第1及び第2のトランスファゲートを用いて制御されるCMOS回路C5と,CMOS回路C5から分割されるCMOS回路C1を成す,PMOS及びNMOSトランジスタP1,N2と,PMOS及びNMOSトランジスタP1,N2のゲートに,ソース,ドレイン間が接続されるNMOS及びPMOSトランジスタN6,P6と,NMOS及びPMOSトランジスタN6,P6のソース,ドレイン間にゲート,ドレインが接続されるPMOS及びNMOSトランジスタP7,N7とを含む出力回路により,緩やかな勾配の出力波形を得ることができる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は,半導体集積回路装置の出力バッファ回路にかかり,特に出力の立ち上がり/立ち下がり波形の勾配を緩やかにする出力回路に関するものである。
【0002】
【従来の技術】
半導体集積回路装置において,スイッチング時の立ち上がり/立ち下がりの出力波形が急峻であると,電源電位やGNDにノイズが発生しやすいため,スイッチングノイズを低減する方法として,立ち上がり/立ち下がり時間を大きく(勾配を緩やかに)することが有効な手段であった。
【0003】
従来の出力波形の立ち上がり/立ち下がり勾配を緩やかにする回路として図6のようなCMOSトランジスタのスルーレート出力回路があった。回路構成の主な特徴を説明する。入力Aは初段インバータC22,C23を構成するPMOSトランジスタP22,NMOSトランジスタN22,及びPMOSトランジスタP23,NMOSトランジスタN23のゲートに接続される。各々の初段インバータC22,C23にはトランスファゲートT22,T23が接続されている。PMOSトランジスタP22のドレインは次段インバータC24を構成するPMOSトランジスタP24のゲートに接続され,NMOSトランジスタN23のドレインは次段インバータのNMOSトランジスタN24のゲートに接続される。
【0004】
次段インバータC24の出力は,トランスファゲートT22,T23のゲートに接続され,トランスファゲートT22,T23のドレインは,各々出力トランジスタを構成するPMOSトランジスタP21,NMOSトランジスタN21のゲートに接続される。第1の電源電位Vcと第2の電源電位Vs(GND)に接続されるCMOS出力トランジスタC21のドレインから出力Yが取り出される。
【0005】
この回路の動作は,まず,入力Aが0(L)から電源電圧(H)になる場合,NMOSトランジスタN22はオン状態となる。トランスファゲートT22のオン抵抗の影響により,PMOSトランジスタP21,P24のゲート電位は緩やかにLになり,やがてPMOSトランジスタP21,P24はオン状態になる。トランスファゲートT22のNMOSトランジスタもオン状態となると,PMOSトランジスタP21,P24のゲート電位の下降がさらに緩やかになり,その結果,出力Yは緩やかな立ち上がり波形となる。
【0006】
入力Aが電源電圧(H)から0(L)になる場合,PMOSトランジスタP23はオン状態となる。トランスファゲートT23のオン抵抗の影響により,NMOSトランジスタN21,N24のゲート電位は緩やかにHになり,やがてNMOSトランジスタN21,N24はオン状態になる。トランスファゲートT23のPMOSトランジスタもオン状態となるから,NMOSトランジスタN21,N24のゲート電位の上昇をさらに緩やかにし,その結果,出力Yは緩やかな立ち上がり波形となる。
【0007】
その他にも,スイッチングノイズを防ぐため,スルーレートを制御する出力回路に関して,以下のような文献がある。
【0008】
【特許文献1】
特開平5−218847号公報
【特許文献2】
特開平9−148909号公報
【特許文献3】
特開平10−290154号公報
【特許文献4】
特許第3014164号公報
【0009】
【発明が解決しようとする課題】
しかしながら,トランスファゲートを用いて,出力波形の立ち上がり/立ち下がり時間を制御(波形勾配を緩やかに)する上述の回路では,オン抵抗を大きくし,出力トランジスタのゲート電位の上昇/下降を緩やかにするために,出力トランジスタを制御するトランスファゲートのトランジスタ構成数を多くしなければならず,さらにトランジスタのディメンジョンを変更しても波形勾配を緩やかにするには限界があり,波形が緩やかにならずに出力信号の遅延だけが大きくなるなどの問題点があった。
【0010】
本発明は,従来の半導体集積回路装置の出力回路に関する上記問題点に鑑みてなされたものであり,本発明の目的は,不必要な遅延を発生せずに,目的にあった傾斜のスルーレート波形を出力できるようになり,スイッチングノイズを低減することが可能な,新規かつ改良された半導体集積回路装置の出力回路を提供することである。
【0011】
【課題を解決するための手段】
上記課題を解決するため,本発明の第1の観点によれば,入力部の信号によって制御される第1及び第2の可変抵抗手段(トランスファゲート)を用いてCMOS出力トランジスタの出力波形の勾配を制御する半導体集積回路装置の出力回路において,出力部を分割し,ゲートに第1及び第2の抵抗手段(NMOSトランジスタ及びPMOSトランジスタ)を接続することによりゲートの立ち上がりを遅くするもう1つのCMOS出力回路を備えることを特徴とする半導体集積回路装置の出力回路が提供される。
【0012】
こうして構成された出力回路においては,トランスファゲートを用いて出力波形の立ち上がり/立ち下がり時間を制御(波形勾配を緩やかに)する従来技術による回路における出力トランジスタの出力を分割して,ゲートに接続された第1及び第2の抵抗手段(トランジスタのオン抵抗)により,立ち上がり/立ち下がり波形勾配が更に緩やかな出力トランジスタを接続することにより,大幅な出力信号の遅延は起こさずに,緩やかな勾配の出力波形を得ることができ,これによりスイッチングノイズを抑えることも可能となる。また分割の割合を変えることにより,目的に応じた出力勾配の波形を得ることができる。
【0013】
また,本発明の第2の観点によれば,CMOS出力回路の出力をフィードバック入力するCMOSインバータ回路と,そのCMOSインバータ回路の出力を入力して出力が第1及び第2のトランスファゲートのゲートに接続されるもう1つのCMOSインバータ回路とを備えることを特徴とする半導体集積回路装置の出力回路が提供される。
【0014】
こうしてCMOS出力回路の出力をフィードバックして2段構成のCMOSインバータ回路に入力し,出力をトランスファゲートのゲートに接続することにより,トランスファゲートのスイッチングを遅らせることができ,CMOS出力回路の出力波形勾配を緩やかにすることができる。
【0015】
また,本発明の第3の観点によれば,第1の観点による構成に第2の観点による構成を加えて,更に出力波形の勾配を緩やかにすることのできる半導体集積回路装置の出力回路が提供される。
【0016】
さらに,本発明の第4の観点によれば,可変抵抗手段(トランスファゲート)を用いて制御されるCMOS回路の出力を,もう1つのCMOS出力回路のゲートに接続される抵抗手段となるNMOSトランジスタまたはPMOSトランジスタのゲートに入力し,そのCMOS出力回路から出力を取り出す半導体集積回路装置の出力回路が提供される。これは,トランスファゲートによって制御されるトランジスタの出力が,更にトランジスタのオン抵抗により出力トランジスタゲート電位の上昇/下降を遅くするようにトランジスタを制御するので,更に緩やかな勾配の出力波形を得ることができる。
【0017】
ここで,可変抵抗手段であるトランスファゲートや,抵抗手段であるトランジスタは,PMOSトランジスタ及びNMOSトランジスタの単体の構成からなる構造だけでなく,ゲートに対して複数を並列接続した構成にすることもできる。これにより,オン抵抗を大きくし,電流容量を大きくすることができるので,出力トランジスタの立ち上がり/立ち下がり波形を緩やかにすることができる。
【0018】
【発明の実施の形態】
以下に添付図面を参照しながら,本発明にかかる半導体集積回路装置の出力回路の好適な実施の形態について詳細に説明する。なお,本明細書及び図面において,実質的に同一の機能構成を有する構成要素については,同一の符号を付することにより重複説明を省略する。
【0019】
(第1の実施の形態)
第1の実施の形態について,図1を用いて説明する。入力側については,入力Aは,第1の電源電位(例えば電源Vc)と第2の電源電位(例えば接地GND)との間に直列接続される,第1のCMOSインバータ回路であるCMOSインバータC2を形成するPMOSトランジスタP2及びNMOSトランジスタN2,第2のCMOSインバータ回路であるCMOSインバータC3を形成するPMOSトランジスタP3,NMOSトランジスタN3のゲートに接続される。
【0020】
各々のCMOSインバータC2,C3のドレイン間には,それぞれNMOSトランジスタとPMOSトランジスタとからなる第1及び第2可変抵抗手段であるトランスファゲートT2,T3が接続されており,CMOSインバータC2のドレイン(ノードn2)及びCMOSインバータC3のドレイン(ノードn3)は,第1の電源電位と第2の電源電位との間に直列接続される第1のCMOS回路C4を成す,PMOSトランジスタP4とNMOSトランジスタN4,及び第2のCMOS回路C5を成すPMOSトランジスタP5とNMOSトランジスタN5の各々ゲートに接続されている。
【0021】
更に,ノードn2とノードn3がゲートに接続されるCMOS回路C4の出力部(ノードn1)がトランスファゲートT2,T3のゲートに接続される。また,CMOS回路C5の出力と出力Yがノードn4を介して分割され,第1の電源電位と第2の電源電位との間に直列接続される第3のCMOS回路C1を成すPMOSトランジスタP1とNMOSトランジスタN1が接続される。
【0022】
CMOS回路C1のゲートには,第1及び第2の抵抗手段として接続され,ゲートが第1の電源電位及び第2の電源電位に接続されるノーマリオンのNMOSトランジスタN6及びPMOSトランジスタP6が接続され,PMOSトランジスタP6,NMOSトランジスタN6のソース,ドレイン間に,ゲート,ドレイン間でPMOSトランジスタP7,NMOSトランジスタN7とが接続される。PMOSトランジスタP7のソースは第1の電源電位に,NMOSトランジスタN7のソースは第2の電源電位に接続される。
【0023】
動作は以下のようになる。入力Aが0(L)から電源電圧(H)になる場合,NMOSトランジスタN2はオン状態となる。トランスファゲートT2のオン抵抗の影響により,PMOSトランジスタP5,P4のゲート電位は緩やかにLになり,やがてPMOSトランジスタP5,P4はオン状態になる。その結果,PMOSトランジスタP5の出力は緩やかにLからHになる。こうして,トランスファゲートT2のNMOSトランジスタはオン状態となるから,PMOSトランジスタP5,P1のゲート電位の下降を緩やかにする。また,PMOSトランジスタP1のゲート電位は,NMOSトランジスタN6のオン抵抗の影響でさらに緩やかに立ち下がり,その結果,出力Yの出力波形は緩やかにLからHとなる。
【0024】
入力Aが電源電圧(H)から0(L)になる場合,PMOSトランジスタP3はオン状態となる。トランスファゲートT3のオン抵抗の影響により,NMOSトランジスタN5,N4のゲート電位は緩やかにHになり,その結果,NMOSトランジスタN5の出力は緩やかにHからLになる。ここで,トランスファゲートT3のPMOSトランジスタはオン状態となるから,NMOSトランジスタN5,N1のゲート電位の上昇を緩やかにする。また,NMOSトランジスタN1のゲート電位は,PMOSトランジスタP6のオン抵抗の影響でさらに緩やかに立ち上がり,その結果,出力Yの出力波形は緩やかにHからLとなる。
【0025】
また,トランスファゲートのオン抵抗や,NMOSトランジスタ及びPMOSトランジスタのオン抵抗をより大きくするために,複数のNMOSトランジスタやPMOSトランジスタをゲートに対して並列に接続した構成にしても良く,より緩やかな出力波形が得られる。
【0026】
本実施の形態において,出力トランジスタを分割した効果については,必要以上に遅延が発生するのを防ぐため,1つの出力トランジスタに所望の立ち上がり/立ち下がりを起こし,もう一方の立ち上がり/立ち下がりが遅い出力トランジスタが出力が急激に立ち上がる/下がるのを抑えるため,トランジスタの波形の勾配だけを緩やかにすることができる。また,分割の割合,つまり異なる出力トランジスタの組み合わせにより,所望の波形に制御することも可能となる。
【0027】
本実施の形態による立ち上がり/立ち下がり出力波形を図5(a),(b)に示す。従来技術に比べて,遅延を生じることなく緩やかな勾配を得られることがわかる。
【0028】
以上説明したように,分割した出力トランジスタのゲートにオン抵抗の大きいトランジスタのドレインを接続することで,出力波形をさらに緩やかにすることができる。また,出力トランジスタ分割の割合(各出力トランジスタの出力比)により,目的に応じた出力波形を得ることができる。
【0029】
(第2の実施の形態)
第2の実施の形態を,図2を用いて説明する。第1及び第2のCMOSインバータ回路までの構成は,図1の第1の実施の形態と同じである。出力部の構成は,PMOSトランジスタP1とNMOSトランジスタN1からなるCMOS回路C1と,第3のCMOSインバータ回路であるCMOSインバータC8と,第4のCMOSインバータ回路であるCMOSインバータC9とからなっており,CMOS回路C1の出力(ノードn4)をCMOSインバータC8のゲートに接続する。CMOSインバータC8の出力(ノードn5)は,CMOSインバータC9のゲートに接続され,CMOSインバータC9の出力(ノードn6)は,トランスファゲートT2,T3のゲートに接続する。CMOSインバータやCMOS出力トランジスタは,第1の電源電位と第2の電源電位の間に直列接続されている。
【0030】
入力Aが0(L)から電源電圧(H)になる場合,第1の実施の形態と同様に,トランスファゲートT2の出力は,緩やかにHからLになる。その結果,PMOSトランジスタP1のゲート電位は緩やかにLからHになり,出力Yは緩やかに立ち上がる。また,出力YはCMOSインバータC8,CMOSインバータC9の2段インバータによりフィードバックされ,トランスファゲートT2のゲート電位は緩やかにLからHになる。相乗効果によりPMOSトランジスタP1のゲート電位はさらに緩やかにHからLになり,出力Yはさらに緩やかに立ち上がる。
【0031】
入力Aが電源電圧(H)から0(L)になる場合,トランスファゲートT3の出力は,さらに緩やかにLからHとなる。その結果,NMOSトランジスタN1のゲート電位は緩やかにHからLになり,出力Yは緩やかに立ち下がる。また,出力YはCMOSインバータC8,CMOSインバータC9の2段インバータによりフィードバックされ,トランスファゲートT3のゲート電位は緩やかにHからLになる。相乗効果によりNMOSトランジスタN1のゲート電位はさらに緩やかにLからHになり,出力Yはさらに緩やかに立ち下がる。
【0032】
本実施の形態による立ち上がり/立ち下がり出力波形を図5(a),(b)に示す。従来技術や第1の実施形態に比べても,緩やかな勾配を得られることがわかる。立ちあがり波形にて,20nSあたりから勾配が急になる理由については,最初は2段インバータの遅延の影響で,トランスファゲートが暫くオフの状態になっており,その後オン状態になって,20nSからやや急な勾配に変化しているものである。立ち下がりも同様の動作となるが,出力のNMOSトランジスタの動作性能が高いため,勾配の変化は見えていない。
【0033】
以上説明したように,第2の実施の形態によれば,CMOS出力トランジスタのフィードバック出力を2段インバータにより遅延させることができるので,トランスファゲートのスイッチングを遅らすことができる。結果,出力トランジスタのゲートの入力信号は緩やかに立ち上がり,立ち下がるので,出力波形を緩やかにすることができる。
【0034】
(第3の実施の形態)
第3の実施の形態を,図3を用いて説明する。本実施の形態は第1の実施の形態に第2の実施の形態の構成を加えたものであるので,詳細な説明は省略する。
【0035】
出力Yは,第1のCMOS回路であるPMOSトランジスタP5とNMOSトランジスタN5とから成るCMOS回路C5と出力が分割され,第2のCMOS回路であるPMOSトランジスタP1とNMOSトランジスタN1とから成るCMOS回路C1とから成る。また,CMOS回路C1のPMOS及びNMOSトランジスタP1,N1の各々のゲートには第1の実施の形態と同様に,PMOSトランジスタP6,P7及びNMOSトランジスタN6,N7が,CMOS回路C5のノード4は,第2の実施の形態と同様にCMOSインバータC8,C9が接続される。
【0036】
第1の実施の形態と同様に,入力Aが0(L)から電源電圧(H)になる場合,トランスファゲートT2の出力は,緩やかにHからLになる。さらに,NMOSトランジスタN6のオン抵抗の影響で,PMOSトランジスタP1のゲート電位は緩やかにHからLになり,出力Yは緩やかにLからHになる。また,出力YはCMOSインバータC8,C9の2段インバータによりフィードバックされ,トランスファゲートT2のゲート電位は緩やかにLからHになる。相乗効果によりPMOSトランジスタP1のゲート電位はさらに緩やかにHからLになり,出力Yはさらに緩やかに立ち上がる。
【0037】
入力Aが電源電圧(H)から0(L)になる場合,トランスファゲートT3の出力は,緩やかにLからHになる。さらに,PMOSトランジスタP6のオン抵抗の影響で,NMOS出力トランジスタN1のゲート電位は緩やかにLからHになり,出力Yは緩やかにHからLになる。また,出力YはCMOSインバータC8,C9の2段インバータによりフィードバックされ,トランスファゲートT3のゲート電位は緩やかにHからLになる。相乗効果によりトランジスタN1のゲート電位はさらに緩やかにHからLになり,出力Yはさらに緩やかに立ち下がる。
【0038】
以上説明したように,第3の実施の形態によれば第2の実施の形態の効果に加え,CMOS出力トランジスタのゲート入力信号をトランジスタのオン抵抗によって,緩やかに立ち上がり,立ち下がることができるので,図5(a),(b)に示すように出力トランジスタの出力波形をさらに緩やかにすることができる。
【0039】
(第4の実施の形態)
第4の実施の形態を,図4を用いて説明する。CMOS出力回路のゲート電位の立ち上がり/立ち下がりをさらに緩やかにする構成である。第1のCMOSインバータ回路であるCMOSインバータC2のドレイン(ノードn2)及び第2のCMOSインバータ回路であるCMOSインバータC3のドレイン(ノードn3)は,CMOS回路C4を成すPMOSトランジスタP4とNMOSトランジスタN4,及びCMOS回路C15を成すPMOSトランジスタP15とNMOSトランジスタN15の各々ゲートに接続されている。CMOS回路C15の出力(ノードn7)は,ソースがノードn2に接続されているNMOSトランジスタN16及びソースがノードn3に接続されているPMOSトランジスタP16のゲートに接続されている。
【0040】
さらに,NMOSトランジスタN16のソース,ドレイン間にはPMOSトランジスタP7がゲート,ドレイン間で接続され,PMOSトランジスタP16のソース,ドレイン間にはNMOSトランジスタN7がゲート,ドレイン間で接続されている。PMOSトランジスタP7及びNMOSトランジスタN7のソースは,各々第1の電源電位及び第2の電源電位に接続されている。NMOSトランジスタN16とPMOSトランジスタP16のドレインは各々PMOSトランジスタP1とNMOSトランジスタN1とからなるCMOS回路C1のゲートに接続され,CMOS回路C1の出力が出力部Yから取り出される。CMOSインバータやCMOS出力トランジスタは,第1の電源電位と第2の電源電位との間に直列接続されている。
【0041】
入力Aが0(L)から電源電圧(H)になる場合,トランスファゲートT2の出力は,緩やかにHからLになる。トランスファゲートT2の出力はCMOS回路C15のゲートに入力されるので,インバータの出力は緩やかにLからHになる。CMOS回路C15の出力はNMOSトランジスタN16のゲートに接続されているので,NMOSトランジスタN16は遅れてオンする。NMOSトランジスタN16のオン抵抗とスイッチングの遅れにより,PMOSトランジスタP1のゲートの入力信号は遅れ,かつ緩やかにHからLになるので,CMOS回路C1の出力は,緩やかにLからHになる。
【0042】
入力Aが電源電圧(H)から0(L)になる場合,トランスファゲートT3の出力は,緩やかにLからHになる。T3の出力はCMOS回路C15のゲートに入力されるので,出力は緩やかにHからLになる。CMOS回路C15の出力はPMOSトランジスタP16のゲートに接続されているので,PMOSトランジスタP16は遅れてオンする。PMOSトランジスタP16のオン抵抗とスイッチングの遅れにより,NMOSトランジスタN1のゲートの入力信号は遅れ,かつ緩やかにLからHになるので,CMOS出力回路C1の出力は,緩やかにHからLになる。
【0043】
本実施の形態の場合にも,トランスファゲートのオン抵抗や,NMOSトランジスタ及びPMOSトランジスタのオン抵抗をより大きくするために,複数のNMOSトランジスタやPMOSトランジスタをゲートに対して並列に接続した構成にしても良く,より緩やかな出力波形が得られる。
【0044】
以上説明したように,第4の実施の形態によれば,インバータのオン抵抗により,出力トランジスタのゲート入力信号が緩やかに立ち上がり,立ち下がるので,図5(a),(b)に示すように出力波形を非常に緩やかにすることができる。
【0045】
以上,添付図面を参照しながら本発明にかかる半導体集積回路装置の出力回路の好適な実施形態について説明したが,本発明はかかる例に限定されない。当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
【0046】
【発明の効果】
以上説明したように本発明によれば,トランスファゲートを用いて出力波形の立ち上がり/立ち下がり時間を制御(波形勾配を緩やかに)する半導体集積回路装置の出力回路において,トランジスタのオン抵抗により出力トランジスタのゲート電位の上昇/下降を遅らせたり,トランスファゲートのスイッチングを遅らせたりすることにより,出力トランジスタの立ち上がり/立ち下がり波形勾配が緩やかな出力を得ることができ,スイッチングノイズを低減することが可能となった。
【図面の簡単な説明】
【図1】第1の実施の形態にかかる出力回路図である。
【図2】第2の実施の形態にかかる出力回路図である。
【図3】第3の実施の形態にかかる出力回路図である。
【図4】第4の実施の形態にかかる出力回路図である。
【図5】第1〜第4の実施の形態と従来技術における出力回路での時間に対する出力電圧の関係を示した図であり,(a)は立ち上がり波形,(b)は立ち下がり波形を表している。
【図6】従来技術による出力回路図である。
【符号の説明】
P1,P2,・・・,P7 PMOSトランジスタ
N1,N2,・・・,N7 NMOSトランジスタ
C1,C4,C5 CMOS回路
C2,C3 CMOSインバータ
T2,T3 トランスファゲート
n1,n2,・・・,n7 ノード
Vc 第1の電源電位
Vs 第2の電源電位
A 入力部
Y 出力部
Claims (13)
- 第1の電源電位と第2の電源電位との間に,制御電極を有する第1の可変抵抗手段を介して直列接続されたPMOSトランジスタ(P2)及びNMOSトランジスタ(N2)から成る第1のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間に,制御電極を有する第2の可変抵抗手段を介して直列接続されたPMOSトランジスタ(P3)及びNMOSトランジスタ(N3)から成る第2のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間にノードn1を介して直列接続されたPMOSトランジスタ(P4)とNMOSトランジスタ(N4)とから成り,前記ノードn1が前記第1及び第2の可変抵抗手段の制御電極に接続され,PMOSトランジスタ(P4)のゲートが前記PMOSトランジスタ(P2)のドレイン(ノードn2)に接続され,NMOSトランジスタ(N4)のゲートが前記NMOSトランジスタ(N3)のドレイン(ノードn3)に接続された第1のCMOS回路と,
第1の電源電位と第2の電源電位との間にノードn4を介して直列接続されたPMOSトランジスタ(P5)とNMOSトランジスタ(N5)とから成り,PMOSトランジスタ(P5)のゲートが前記ノードn2に接続され,NMOSトランジスタ(N5)のゲートが前記ノードn3に接続された第2のCMOS回路と,
第1の電源電位と第2の電源電位との間に前記ノードn4を介して直列接続されたPMOSトランジスタ(P1)とNMOSトランジスタ(N1)とから成る第3のCMOS回路と,
前記PMOSトランジスタ(P1)のゲートと前記ノードn2との間に接続された第1の抵抗手段と,
前記NMOSトランジスタ(N1)のゲートと前記ノードn3との間に接続された第2の抵抗手段と,
第1の電源電位にソースを接続し,前記ノードn2にゲートを接続し,前記PMOSトランジスタ(P1)のゲートにドレインを接続したPMOSトランジスタ(P7)と,
第2の電源電位にソースを接続し,前記ノードn3にゲートを接続し,前記NMOSトランジスタ(N1)のゲートにドレインを接続したNMOSトランジスタ(N7)と,
を備えたことを特徴とする半導体集積回路装置の出力回路。 - 前記第1の可変抵抗手段及び前記第2の可変抵抗手段は,複数の直列接続されたPMOSトランジスタ回路及びNMOSトランジスタ回路のゲートを共通に並列に接続して構成したトランスファゲートであり,前記制御電極は,前記ゲートであることを特徴とする請求項1に記載の半導体集積回路装置の出力回路。
- 前記第1の抵抗手段は,ゲートを前記第1の電源電位に接続し,ドレインを前記PMOSトランジスタ(P1)のゲートに接続し,ソースを前記ノードn2に接続したNMOSトランジスタにより構成し,前記第2の抵抗手段は,ゲートを前記第2の電源電位に接続し,ドレインを前記NMOSトランジスタ(N1)のゲートに接続し,ソースを前記ノードn3に接続したPMOSトランジスタにより構成したことを特徴とする請求項1に記載の半導体集積回路装置の出力回路。
- 前記第1の抵抗手段及び第2の抵抗手段は,複数の直列接続されたPMOSトランジスタ回路及びNMOSトランジスタ回路のゲートを共通に並列に接続して構成したことを特徴とする請求項1に記載の半導体集積回路装置の出力回路。
- 第1の電源電位と第2の電源電位との間に,制御電極を有する第1の可変抵抗手段を介して直列接続されたPMOSトランジスタ(P2)及びNMOSトランジスタ(N2)から成る第1のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間に,制御電極を有する第2の可変抵抗手段を介して直列接続されたPMOSトランジスタ(P3)及びNMOSトランジスタ(N3)から成る第2のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間にノードn5を介して直列接続されたPMOSトランジスタ(P8)とNMOSトランジスタ(N8)とから成る第3のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間にノードn6を介して直列接続されたPMOSトランジスタ(P9)とNMOSトランジスタ(N9)とから成り,前記ノードn6が前記第1及び第2の可変抵抗手段の制御電極に接続され,入力が前記ノードn5に接続された第4のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間にノードn4を介して直列接続されたPMOSトランジスタ(P1)とNMOSトランジスタ(N1)とから成り,PMOSトランジスタ(P1)のゲートが前記PMOSトランジスタ(P2)のドレインに接続され,NMOSトランジスタ(N1)のゲートが前記NMOSトランジスタ(N3)のドレインに接続され,前記ノードn4が前記第3のCMOSインバータ回路の入力に接続されたCMOS回路と,
を備えたことを特徴とする半導体集積回路装置の出力回路。 - 前記第1の可変抵抗手段及び前記第2の可変抵抗手段は,複数の直列接続されたPMOSトランジスタ回路及びNMOSトランジスタ回路のゲートを共通に接続して並列に接続して構成したトランスファゲートであり,前記制御電極は,前記ゲートであることを特徴とする請求項5に記載の半導体集積回路装置の出力回路。
- 第1の電源電位と第2の電源電位との間に,制御電極を有する第1の可変抵抗手段を介して直列接続されたPMOSトランジスタ(P2)及びNMOSトランジスタ(N2)から成る第1のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間に,制御電極を有する第2の可変抵抗手段を介して直列接続されたPMOSトランジスタ(P3)及びNMOSトランジスタ(N3)から成る第2のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間にノードn5を介して直列接続されたPMOSトランジスタ(P8)とNMOSトランジスタ(N8)とから成る第3のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間にノードn6を介して直列接続されたPMOSトランジスタ(P9)とNMOSトランジスタ(N9)とから成り,前記ノードn6が前記第1及び第2の可変抵抗手段の制御電極に接続され,入力が前記ノードn5に接続された第4のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間にノードn4を介して直列接続されたPMOSトランジスタ(P5)とNMOSトランジスタ(N5)とから成り,PMOSトランジスタ(P5)のゲートが前記PMOSトランジスタ(P2)のドレイン(ノードn2)に接続され,NMOSトランジスタ(N5)のゲートが前記NMOSトランジスタ(N3)のドレイン(ノードn3)に接続され,前記ノードn4が前記第3のCMOSインバータ回路の入力に接続された第1のCMOS回路と,
第1の電源電位と第2の電源電位との間に前記ノードn4を介して直列接続されたPMOSトランジスタ(P1)とNMOSトランジスタ(N1)とから成る第2のCMOS回路と,
前記PMOSトランジスタ(P1)のゲートと前記ノードn2との間に接続された第1の抵抗手段と,
前記NMOSトランジスタ(N1)のゲートと前記ノードn3との間に接続された第2の抵抗手段と,
第1の電源電位にソースを接続し,前記ノードn2にゲートを接続し,前記PMOSトランジスタ(P1)のゲートにドレインを接続したPMOSトランジスタ(P7)と,
第2の電源電位にソースを接続し,前記ノードn3にゲートを接続し,前記NMOSトランジスタ(N1)のゲートにドレインを接続したNMOSトランジスタ(N7)と,
を備えたことを特徴とする半導体集積回路装置の出力回路。 - 前記第1の可変抵抗手段及び前記第2の可変抵抗手段は,複数の直列接続されたPMOSトランジスタ回路及びNMOSトランジスタ回路のゲートを共通に接続して並列に接続して構成したトランスファゲートであり,前記制御電極は,前記ゲートであることを特徴とする請求項7に記載の半導体集積回路装置の出力回路。
- 前記第1の抵抗手段は,ゲートを前記第1の電源電位に接続し,ドレインを前記PMOSトランジスタ(P1)のゲートに接続し,ソースを前記ノードn2に接続したNMOSトランジスタにより構成し,前記第2の抵抗手段は,ゲートを前記第2の電源電位に接続し,ドレインを前記NMOSトランジスタ(N1)のゲートに接続し,ソースを前記ノードn3に接続したPMOSトランジスタにより構成したことを特徴とする請求項7に記載の半導体集積回路装置の出力回路。
- 前記第1の抵抗手段及び第2の抵抗手段は,複数の直列接続されたPMOSトランジスタ回路及びNMOSトランジスタ回路のゲートを共通に並列に接続して構成したことを特徴とする請求項7に記載の半導体集積回路装置の出力回路。
- 第1の電源電位と第2の電源電位との間に,制御電極を有する第1の可変抵抗手段を介して直列接続されたPMOSトランジスタ(P2)及びNMOSトランジスタ(N2)から成る第1のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間に,制御電極を有する第2の可変抵抗手段を介して直列接続されたPMOSトランジスタ(P3)及びNMOSトランジスタ(N3)から成る第2のCMOSインバータ回路と,
第1の電源電位と第2の電源電位との間にノードn1を介して直列接続されたPMOSトランジスタ(P4)とNMOSトランジスタ(N4)とから成り,前記ノードn1が前記第1及び第2の可変抵抗手段の制御電極に接続され,PMOSトランジスタ(P4)のゲートが前記PMOSトランジスタ(P2)のドレイン(ノードn2)に接続され,NMOSトランジスタ(N4)のゲートが前記NMOSトランジスタ(N3)のドレイン(ノードn3)に接続された第1のCMOS回路と,
第1の電源電位と第2の電源電位との間にノードn7を介して直列接続されたPMOSトランジスタ(P15)とNMOSトランジスタ(N15)とから成り,PMOSトランジスタ(P15)のゲートが前記ノードn2に接続され,NMOSトランジスタ(N15)のゲートが前記ノードn3に接続された第2のCMOS回路と,
第1の電源電位と第2の電源電位との間に直列接続されたPMOSトランジスタ(P1)とNMOSトランジスタ(N1)とから成る第3のCMOS回路と,
前記PMOSトランジスタ(P1)のゲートと前記ノードn2との間にドレインとソースとが接続され,ゲートが前記ノードn7に接続されたNMOSトランジスタ(N16)と,
前記NMOSトランジスタ(N1)のゲートと前記ノードn3との間にドレインとソースとが接続され,ゲートが前記ノードn7に接続されたPMOSトランジスタ(P16)と,
第1の電源電位にソースを接続し,前記ノードn2にゲートを接続し,前記PMOSトランジスタ(P1)のゲートにドレインを接続したPMOSトランジスタ(P7)と,
第2の電源電位にソースを接続し,前記ノードn3にゲートを接続し,前記NMOSトランジスタ(N1)のゲートにドレインを接続したNMOSトランジスタ(N7)と,
を備えたことを特徴とする半導体集積回路装置の出力回路。 - 前記第1の可変抵抗手段及び前記第2の可変抵抗手段は,複数の直列接続されたPMOSトランジスタ回路及びNMOSトランジスタ回路のゲートを共通に並列に接続して構成したトランスファゲートであり,前記制御電極は,前記ゲートであることを特徴とする請求項11に記載の半導体集積回路装置の出力回路。
- 前記PMOSトランジスタ(P16)及びNMOSトランジスタ(N16)は,複数の直列接続されたPMOSトランジスタ回路及びNMOSトランジスタ回路のゲートを共通に並列に接続して構成したことを特徴とする請求項11に記載の半導体集積回路装置の出力回路。
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