JP6816378B2 - インクジェットヘッド駆動回路 - Google Patents

Description

本技術は、インクジェットヘッドのノズルの駆動を制御するインクジェットヘッド駆動回路に関する。

近年、高画質且つ高速の印刷を可能にすべく、多数のノズルが高密度に配置されたインクジェットヘッドを用いた印刷機が使用されている。

インクジェットヘッドには、静電容量である圧電体を充放電するために、ＣＭＯＳ回路を使用したインクジェットヘッド駆動回路が従来提案されている。ＣＭＯＳ回路は、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとを備えており、圧電体が放電する時に、ＰＭＯＳトランジスタのドレインからＮウェル領域に電流が逆流することを防止するために、ＰＭＯＳトランジスタのソースに接続された電源電圧よりも高い電圧を有する電源を、Ｎウェル領域に接続している。

特開２００４−５０４９２号公報

ところで、複数のノズルそれぞれに対して、圧電体が設けられているが、圧電体の特性、例えば所定の電圧を印可した場合における変位量は、圧電体毎に異なる。複数の圧電体のインクの吐出量及び吐出速度を均一化するために、一つの圧電体に対して、異なる電圧を印加可能な複数の電源を使用することが考えられる。

しかし、複数の電源を圧電体に使用する場合、ＣＭＯＳ回路は、一つのＮＭＯＳトランジスタと、複数のＰＭＯＳトランジスタとを備える。複数のＰＭＯＳトランジスタに、逆流防止のための高電圧電源をそれぞれ設けた場合、構成が複雑になり、また製造費用が嵩む。

本実施例は斯かる事情に鑑みてなされたものであり、異なる電圧を有する複数の電源に、複数のＰＭＯＳトランジスタが接続されている場合でも、簡素な構成にて、電流逆流防止のための高電圧電源を設けることができ、製造費用を抑制することができるインクジェットヘッド駆動回路を提供することを目的とする。

本実施例に係るインクジェットヘッド駆動回路は、Ｎウェル領域を有し、ノズルからインクを吐出させるための圧電体に電圧を印加する複数のＰＭＯＳトランジスタと、該ＰＭＯＳトランジスタのドレイン端子に接続されたＮＭＯＳトランジスタとを備え、前記複数のＰＭＯＳトランジスタのソース端子は、異なる電圧を有する複数の電源にそれぞれ接続され、前記複数のＰＭＯＳトランジスタのＮウェル領域には、前記複数の電源における最高電圧以上の共通の電圧がそれぞれ印加されていることを特徴とする。

本実施例においては、複数のＰＭＯＳトランジスタのＮウェル領域に、前記最高電圧以上の共通の電圧を印加することによって、複数のＰＭＯＳトランジスタに、逆流防止のための高電圧電源をそれぞれ設けた場合に比べて、簡素な構成にて、ＰＭＯＳトランジスタのドレインからＮウェル領域に電流が逆流することを防止する。

本実施例に係るインクジェットヘッド駆動回路は、前記複数のＰＭＯＳトランジスタのＮウェル領域には、前記複数の電源における最高電圧がそれぞれ印加されていることを特徴とする。

本実施例においては、複数のＰＭＯＳトランジスタのＮウェル領域に、共通の前記最高電圧を印加することによって、複数の電源における最高電圧の電源を用いるため、わざわざ逆流防止用の電源を設けることなく、簡素な構成にて、ＰＭＯＳトランジスタのドレインからＮウェル領域に電流が逆流することを防止する。

本実施例に係るインクジェットヘッド駆動回路は、前記複数の電源における各印加電圧にて、前記最高電圧と該最高電圧よりも一つ低い電圧との電圧差は、前記最高電圧を除いた一の印加電圧と、該一の印加電圧よりも一つ低い他の印加電圧との電圧差よりも大きいことを特徴とする。

本実施例においては、次点電圧との電圧差が基準電圧差よりも大きい電圧を最高電圧とし、該最高電圧を有する電源（例えば不吐出補正用の電源）を使用することによって、ＰＭＯＳトランジスタのドレインからＮウェル領域に電流が逆流することを、より確実に防止する。

本実施例に係るインクジェットヘッド駆動回路は、前記複数のＰＭＯＳトランジスタのＮウェル領域には、前記複数の電源における最高電圧よりも高い電圧がそれぞれ印加されていることを特徴とする。

本実施例においては、例えば、前記最高電圧よりも高い電圧を印加する逆流防止用の専用電源を準備し、該専用電源を各Ｎウェル領域に接続し、電流の逆流を防止する。すなわち、最高電圧より高い電圧であるので、最高電圧をＮウェル領域に印加する場合と比べて、確実に逆流を防止できる。

本実施例に係るインクジェットヘッド駆動回路は、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子には、差動入力信号に基づく信号が入力されることを特徴とする。

本実施例においては、差動入力信号に基づく信号を入力することによって、入力信号からノイズを除去し、また処理の高速化を促進し、インクジェットヘッド駆動回路の動作速度を向上させることができる。

本実施例に係るインクジェットヘッド駆動回路は、前記ＮＭＯＳトランジスタはＳＯＩ(Silicon On Insulator)基板を構成することを特徴とする。

本実施例においては、ＳＯＩ基板を使用することによって、配線間の距離が小さくなっても、損壊し難くなり、また寄生容量の発生を抑制することができる。ＳＯＩ基板を使用することによって、寄生容量を低減できるので高密度レイアウトを実現することができ、チップ面積縮小化や動作速度向上及びラッチアップフリーを実現することができる。

複数のＰＭＯＳトランジスタのＮウェル領域に、前記最高電圧以上の共通の電圧を印加することによって、簡素な構成にて、ＰＭＯＳトランジスタのドレインからＮウェル領域に電流が逆流することを防止することができ、製造費用を抑制することができる。

実施の形態１に係るインクジェットプリンタを略示する平面図である。 図１に示すＩＩ−ＩＩ線を切断線とした略示断面図である。 インクジェットヘッドの底面図である。 インクジェットヘッド駆動回路を略示する回路図である。 ＣＭＯＳ回路の構成を略示する部分回路図である。 第１ＰＭＯＳトランジスタ〜第ｎＰＭＯＳトランジスタのＮウェル領域に第１電源〜第ｎ電源を、それぞれ接続した場合におけるＣＭＯＳ回路の構成を略示する部分回路図である。 実施の形態２に係るＣＭＯＳ回路の構成を略示する部分回路図である。 実施の形態３に係るＣＭＯＳ回路の構成を略示する部分回路図である。 変更例に係るＣＭＯＳ回路の構成を略示する部分回路図である。

（実施の形態１）
以下実施の形態１に係るインクジェットプリンタを図面に基づいて説明する。図１は、インクジェットプリンタを略示する平面図である。

図１において、記録用紙１００の搬送方向下流側をプリンタ１の前方、搬送方向上流側をプリンタ１の後方と定義する。また、記録用紙１００が搬送される面（図１の紙面と平行な面）と平行で、且つ、前記搬送方向と直交する用紙幅方向を、プリンタ１の左右方向と定義する。尚、図の左側がプリンタ１の左方、図の右側がプリンタ１の右方である。さらに、記録用紙１００の搬送面と直交する方向（図１の紙面に直交する方向）を、プリンタ１の上下方向と定義する。図１において、表側が上方、裏側が下方である。以下では、前後左右上下を適宜使用して説明する。

図１に示すように、プリンタ１は、筐体２と、プラテン３と、四つのインクジェットヘッド４と、二つの搬送ローラ５、６と、制御装置７とを備える。

プラテン３は筐体２内に平置きされている。プラテン３の上面には、記録用紙１００が載置される。四つのインクジェットヘッド４は、プラテン３の上方にて前後方向に並設されている。二つの搬送ローラ５、６は、プラテン３に対して後側と前側にそれぞれ配置されている。二つの搬送ローラ５、６は、図示しないモータによってそれぞれ駆動され、プラテン３上の記録用紙１００を前方へ搬送する。

制御装置７は、ＦＰＧＡ(Field Programmable Gate Array)等を備える。ＦＰＧＡの図示は省略する。なおＦＰＧＡに代えて、ＣＰＵ（Central Processing Unit）等のプロセッサを使用してもよい。また制御装置７は、ＰＣ等の外部装置９とデータ通信可能に接続されており、外部装置９から送信された印刷データに基づいて、プリンタ１の各部を制御する。

例えば制御装置７は、搬送ローラ５、６を駆動するモータを制御して、搬送ローラ５、６に記録用紙１００を搬送方向に搬送させつつ、インクジェットヘッド４を制御して記録用紙１００に向けてインクを吐出させる。これにより、記録用紙１００に画像が印刷される。

筐体２には、複数のヘッド保持部８が取り付けられている。複数のヘッド保持部８は、プラテン３の上方で、且つ、二つの搬送ローラ５、６の間の位置において、前後に並設されている。ヘッド保持部８によって、インクジェットヘッド４がそれぞれ保持される。

四つのインクジェットヘッド４は、それぞれ、シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、ブラック（Ｋ）の４色のインクを吐出するものである。各インクジェットヘッド４には、図示しないインクタンクから、対応する色のインクが供給される。

図２は、図１に示すＩＩ−ＩＩ線を切断線とした略示断面図、図３は、インクジェットヘッド４の底面図である。図２及び図３に示すように、各インクジェットヘッド４は、用紙幅方向に長い矩形板状のホルダ１０と、該ホルダ１０に取り付けられた複数のヘッドユニット１１とを備えている。各ヘッドユニット１１の下面には、複数のノズル１１ａが形成されている。

図２に示すように、ホルダ１０にはスリット１０ａが設けられている。フレキシブル基板５１によって、ヘッドユニット１１と制御装置７とが接続されており、フレキシブル基板５１はスリット１０ａに挿通されている。

複数のヘッドユニット１１は、配列方向及び搬送方向に沿って千鳥状に並んで配置されている。なお搬送方向とは９０度以外の角度で交差する方向に沿って、いわば斜めに、複数のヘッドユニット１１が配列されていてもよい。

図１及び図２に示すように、リザーバ１２が複数のヘッドユニット１１の上方に設けられている。なお図３では、リザーバ１２の図示を省略した。

リザーバ１２は、インクタンク（図示略）にチューブ１６を介して接続されており、インクタンクから供給されたインクが一時的に貯留される。リザーバ１２の下部は複数のヘッドユニット１１に接続されており、リザーバ１２から各ヘッドユニット１１にインクが供給される。

図４は、インクジェットヘッド駆動回路２０を略示する回路図、図５は、ＣＭＯＳ(Complementary Metal-Oxide-Semiconductor)回路３０の構成を略示する部分回路図である。ヘッドユニット１１はノズル１１ａ及び圧電体１１ｂを備える。圧電体１１ｂは、例えばピエゾ素子によって構成されており、電圧を印加することによって駆動する。制御装置７は、ノズル１１ａの圧電体１１ｂを駆動するインクジェットヘッド駆動回路２０を備える。圧電体１１ｂは、インクジェットヘッド駆動回路２０において、キャパシタとして機能する。

インクジェットヘッド駆動回路２０は、ゲート信号生成回路２１、増幅器２２、ＣＭＯＳ回路３０及び抵抗２５等を備える。ＣＭＯＳ回路３０は、複数の第１ＰＭＯＳ(P-type Metal-Oxide-Semiconductor)トランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）（ｎは２以上の整数）と、ＮＭＯＳ(N-type Metal-Oxide-Semiconductor)トランジスタ３２とを備える。

以下、区別する必要がない場合、第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）を単にＰＭＯＳトランジスタ３１と称する。ＰＭＯＳトランジスタ３１は、グラウンドに接続された第１Ｐ型領域３１ａと、該第１Ｐ型領域３１ａに積層したＮウェル領域３１ｂと、該Ｎウェル領域３１ｂにおいて、離隔して形成された第２Ｐ型領域３１ｃ及び第３Ｐ型領域３１ｄと、第２Ｐ型領域３１ｃ及び第３Ｐ型領域３１ｄの間に位置し、Ｎウェル領域３１ｂに形成された酸化膜３１ｅと、第２Ｐ型領域３１ｃ及び第３Ｐ型領域３１ｄにそれぞれ形成されており、導電体によって構成されるソース端子３１ｆ及びドレイン端子３１ｈと、前記酸化膜３１ｅに形成されており、導電体によって構成されるゲート端子３１ｇとを備える。

ＮＭＯＳトランジスタ３２は、グラウンドに接続されたＰ型領域３２ａと、該Ｐ型領域３２ａにおいて、離隔して形成された第１Ｎ型領域３２ｂ及び第２Ｎ型領域３２ｃと、該第１Ｎ型領域３２ｂ及び第２Ｎ型領域３２ｃの間に位置し、Ｐ型領域３２ａに形成された酸化膜３２ｄと、第１Ｎ型領域３２ｂ及び第２Ｎ型領域３２ｃにそれぞれ形成されており、導電体によって構成されるソース端子３２ｆ及びドレイン端子３２ｅと、前記酸化膜３２ｄに形成されており、導電体によって構成されるゲート端子３２ｇとを備える。

インクジェットプリンタは、図示を省略した電圧の異なる複数の電源、すなわち、第１電源〜第ｎ電源（ｎは２以上の整数）を備える。第ｎ電源は、例えば、ノズル１１ａからインクが吐出されない場合に使用される不吐出補正用の電源である。第１電源〜第ｎ電源と、第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）のソース端子３１ｆとは、それぞれ第１電源線２４（１）〜第ｎ電源線２４（ｎ）（ｎは２以上の整数）を介して接続されている。

第１電源線２４（１）〜第ｎ電源線２４（ｎ）が供給する電圧、すなわち第１電源〜第ｎ電源の電圧は、それぞれＶＤＤ２−１〜ＶＤＤ２−ｎである。各電圧の大きさは、ＶＤＤ２−１＜ＶＤＤ２−２＜・・・＜ＶＤＤ２−（ｎ−１）＜ＶＤＤ２−ｎとなっている。第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）のＮウェル領域３１ｂは、全て第ｎ電源線２４（ｎ）に接続している。

第１電源〜第ｎ−１電源の電圧ＶＤＤ２−１〜ＶＤＤ２−（ｎ−１）における隣り合う電圧の差（一の印加電圧と他の印加電圧との電圧差）は、基準電圧差、例えば０．５〜１．０[Ｖ]の範囲に設定されている。

一方、第１電源〜第ｎ電源の電圧における最高電圧である電圧ＶＤＤ２−ｎと、最高電圧よりも一つ低い電圧（次点電圧）ＶＤＤ２−（ｎ−１）との電圧差は、基準電圧差よりも大きい値の範囲、例えば２．０〜５．０[Ｖ]の範囲に設定されている不吐出を補正する、すなわちインク詰まりを解消するためには、高いエネルギー（高い電圧）が必要である。そのため、不吐出補正用の電源は、他の電圧より高い電圧が設定されている。故に、最高電圧と次点電圧との差は、最高電圧を除いた隣合う一の印加電圧と他の印加電圧との電圧差よりも大きい。

ＰＭＯＳトランジスタのゲート端子３１ｇ及びＮＭＯＳトランジスタ３２のゲート端子３２ｇは、それぞれ増幅器２２に接続されている。ＰＭＯＳトランジスタ３１のドレイン端子３１ｈ及びＮＭＯＳトランジスタ３２のドレイン端子３２ｅは相互に接続され、抵抗２５の一端に接続されている。

配線２３の電圧はＶＳＳ１又はＶＳＳ２、例えばグラウンド電位となっている。ＮＭＯＳトランジスタ３２のソース端子３２ｆ及びＰ型領域３２ａは配線２３に接続されている。配線２３からソース端子３２ｆ及びＰ型領域３２ａに、それぞれＶＳＳ２が入力されている。配線２３は、キャパシタを構成する圧電体１１ｂの一方に接続されている。圧電体１１ｂの他方は、抵抗２５の他端に接続されている。

ゲート信号生成回路２１は配線２３に接続しており、ＶＳＳ１が入力されている。ゲート信号生成回路２１には、第１信号線２１ａ、第２信号線２１ｂ及び第３信号線２１ｃが接続されている。第１信号線２１ａ、第２信号線２１ｂ及び第３信号線２１ｃは、それぞれ２本の信号線を有する。第１信号線２１ａの電圧はＶ１＋及びＶ１−から供給し、第２信号線２１ｂの電圧はＶ２＋及びＶ２−から供給し、第３信号線２１ｃの電圧はＶ３＋及びＶ３−から供給する。ゲート信号生成回路２１には、例えば、Ｖ１＋とＶ１−の差分の電圧、Ｖ２＋とＶ２−の差分の電圧、Ｖ３＋とＶ３−の差分の電圧が入力されることになる。すなわち、差動入力信号が入力される。差動入力信号がゲート信号生成回路２１に入力されることによって、ノイズの影響を抑制することができ、処理の高速化を促進することができる。なおＶ１＋及びＶ１−はインクを吐出させるための波形信号（ＦＩＲＥ）に対応し、Ｖ２＋及びＶ２−はｃｈ毎に適応可能な波形信号の中から１つ選択する信号（ＳＩＮ）に対応し、Ｖ３＋及びＶ３−は基準クロック（ＣＬＫ）に相当する。

インクジェットヘッド駆動回路２０は、電圧ＶＤＤ１を供給する電圧供給線２６を備える。ゲート信号生成回路２１は、電圧供給線２６及び配線２３に接続されており、電圧供給線２６及び配線２３の電圧ＶＤＤ１又はＶＳＳ１を使用し、差動入力に基づいて、「Ｈ」又は「Ｌ」の出力信号を出力する。

増幅器２２はＮＭＯＳトランジスタ３２のゲート端子３２ｇに接続されており、また切替回路２２ａを介して、第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）のゲート端子３１ｇに接続されている。切替回路２２ａは、例えばＦＰＧＡからの指令に基づいて、ＰＭＯＳトランジスタ３１のいずれかのゲート端子３１ｇに接続先を切り替える。

増幅器２２は、配線２３、電圧供給線２６及び第ｎ電源線２４（ｎ）に接続されている。配線２３から増幅器２２にＶＳＳ１及びＶＳＳ２が入力されている。増幅器２２には、ゲート信号生成回路２１の出力信号が入力されている。増幅器２２は、入力された信号を、配線２３の電圧ＶＳＳ１、電圧供給線２６の電圧ＶＤＤ１及び第ｎ電源線２４（ｎ）の電圧ＶＤＤ２−ｎを使用して、増幅し、第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）のいずれかのゲート端子３１ｇ及びＮＭＯＳのゲート端子３２ｇに出力する。なお増幅器２２は、入力信号を増幅する場合にノイズの増幅を抑制するように構成されている。

「Ｌ」の出力信号が、増幅器２２からＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のゲート端子３１ｇ、３２ｇに入力された場合、ＰＭＯＳトランジスタ３１は導通し、圧電体１１ｂは充電される。「Ｈ」の出力信号が、増幅器２２からＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２のゲート端子３１ｇ、３２ｇに入力された場合、ＮＭＯＳトランジスタ３２は導通し、圧電体１１ｂは放電する。圧電体１１ｂが充電及び放電することによって、圧電体１１ｂは変形し、ノズル１１ａからインクが吐出する。

上述したように、第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）のＮウェル領域３１ｂは、全て第ｎ電源線２４（ｎ）に接続している。すなわち、第１電源〜第ｎ電源の電圧ＶＤＤ２−１〜ＶＤＤ２−ｎの内、最高電圧であるＶＤＤ２−ｎが、第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）の全てのＮウェル領域３１ｂに印加されている。

以下実施の形態１の効果について説明する。図６は、第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）のＮウェル領域３１ｂに第１電源〜第ｎ電源を、それぞれ接続した場合におけるＣＭＯＳ回路３０の構成を略示する部分回路図である。

図６に示す回路構成の場合において、切替回路２２ａが、第ｎＰＭＯＳトランジスタ３１（ｎ）のゲート端子３１ｇに接続先を切り替えたとき、圧電体１１ｂが電圧ＶＤＤ２−ｎによって充電される。

その後、切替回路２２ａが、第ｎＰＭＯＳトランジスタ３１（ｎ）以外のＰＭＯＳトランジスタ３１、例えば第１ＰＭＯＳトランジスタ３１（１）に切り替えた場合、第１ＰＭＯＳトランジスタ３１（１）のＮウェル領域３１ｂには、圧電体１１ｂの電圧（電圧ＶＤＤ２−ｎ）よりも低い電圧ＶＤＤ２−１が印加されているので、図６の矢印にて示す如く、圧電体１１ｂから第１ＰＭＯＳトランジスタ３１（１）に電流が逆流する。その結果、第１ＰＭＯＳトランジスタ３１（１）が破壊されるおそれがある。

一方、実施の形態１にあっては、第１電源〜第ｎ電源の電圧ＶＤＤ２−１〜ＶＤＤ２−ｎの内、最高電圧であるＶＤＤ２−ｎが、第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）の全てのＮウェル領域３１ｂに印加されている。最高電圧は圧電体１１ｂの電圧以上であり、最高電圧がすべてのＮウェル領域に接続されていると、逆流が発生しない。そのため、上述した電流の逆流は発生せず、インクジェットヘッド駆動回路２０の破壊を防止することができる。

実施の形態１にあっては、複数のＰＭＯＳトランジスタ３１のＮウェル領域３１ｂに、共通の前記最高電圧を印加することによって、複数のＰＭＯＳトランジスタに、逆流防止のための高電圧電源をそれぞれ設けた場合に比べて、簡素な構成にて、ＰＭＯＳトランジスタ３１のドレイン端子３１ｈからＮウェル領域３１ｂに電流が逆流することを防止する。

ＰＭＯＳトランジスタ毎に、ＶＤＤ２―ｎ以上の電圧を印加する電源を設けた場合、圧電体に印加する複数の電源、例えば６電源に加えて、さらに逆流防止用の電源が６電源（ＰＭＯＳトランジスタの数）必要になるため、大幅なコストアップになる。本実施形態では、ＶＤＤ２―ｎ以上の電圧を印加する電源をＮウェルに共通に接続させているので、電源の数をＰＭＯＳトランジスタ毎に電源を設けた場合と比較して、少なく出来て、コスト削減でき、小型化できる。実施の形態１では、既存の最高電圧を印加する用の電源が全てのＮウェル領域に接続されている。そのため、逆流防止用の電源を別途設ける必要が無く、コスト削減及び小型化を実現することができる。

また次点電圧との電圧差が基準電圧差よりも大きい電圧を最高電圧とし、該最高電圧を有する電源（例えば不吐出補正用の電源）を、逆流防止用に使用する。不吐出補正用の電源は、不吐出解消のために、他の電源との電圧差が、他の電源同士の電圧差よりも大きくなっている。この大きくなった電圧差を利用して、電流の逆流を防止すべく、不吐出補正用の電源をＮウェル領域３１ｂに接続している。故に別途電源を設けること無く、確実に不吐出を解消しつつ、逆流をも解消することができる

また差動入力信号に基づく信号をＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３２に入力することによって、入力信号からノイズを除去し、また処理の高速化を促進し、インクジェットヘッド駆動回路の動作速度を向上させることができる。

（実施の形態２）
以下実施の形態２に係るインクジェットプリンタを図面に基づいて説明する。実施の形態２の構成の内、実施の形態１と同様な構成については同じ符号を付し、その詳細な説明を省略する。

図７は、ＣＭＯＳ回路３０の構成を略示する部分回路図である。インクジェットプリンタは、前記最高電圧（ＶＤＤ２−ｎ）よりも高い電圧ＶＤＤ２−（ｎ＋１）を印加する逆流防止用の専用電源（図示略）を備える。図７に示すように、第１ＰＭＯＳトランジスタ３１（１）〜第ｎＰＭＯＳトランジスタ３１（ｎ）のＮウェル領域３１ｂの全てが、第ｎ＋１電源線２４（ｎ＋１）を介して、前記専用電源に接続されている。

実施の形態２にあっては、前記最高電圧よりも高い電圧を印加する逆流防止用の専用電源を準備し、該専用電源をＰＭＯＳトランジスタ３１の各Ｎウェル領域３１ｂに接続するので、電流の逆流を防止することができる。すなわち、最高電圧より高い電圧であるので、最高電圧をＮウェル領域に印加する場合と比べて、確実に逆流を防止できる。また専用の電源であれば、圧電体を駆動することが無いため、安定した電圧を各Ｎウェル領域３１ｂに印加できる。

（実施の形態３）
以下実施の形態３に係るインクジェットプリンタを図面に基づいて説明する。実施の形態３の構成の内、実施の形態１又は２と同様な構成については同じ符号を付し、その詳細な説明を省略する。

図８は、ＣＭＯＳ回路３０の構成を略示する部分回路図である。ＮＭＯＳトランジスタ３２のチャネルの下に埋め込み酸化膜３２ｈが形成されている。すなわち、ＮＭＯＳトランジスタ３２はＳＯＩ(Silicon On Insulator)基板を構成している。

実施の形態３にあっては、ＳＯＩ基板を使用することによって、配線間の距離が小さくなっても、損壊し難くなり、また寄生容量の発生を抑制することができる。またＳＯＩ基板を使用することによって、寄生容量を低減できるので、高密度レイアウト、チップ面積縮小化、動作速度向上及びラッチアップフリー等を実現することができる。

（変更例）
図９は、変更例に係るＣＭＯＳ回路３０の構成を略示する部分回路図である。上述した各実施の形態は単数の圧電体１１ｂを備えているが、図９に示すように、複数の圧電体１１ｂを設けてもよい。図９は、抵抗２５の一端及びＮウェル領域３１ｂに共通に接続された電源線２４（ｎ＋１）の間に、新たな圧電体１１ｂが接続された場合を示している。圧電体が２つに増えると吐出特性が向上する。これにより、クロストークの影響を少なくすることができる。

今回開示した実施の形態は、全ての点で例示であって、制限的なものではないと考えられるべきである。各実施例にて記載されている技術的特徴は互いに組み合わせることができ、本実施例の範囲は、特許請求の範囲内での全ての変更及び特許請求の範囲と均等の範囲が含まれることが意図される。

１１ａ ノズル
１１ｂ 圧電体
２０ インクジェットヘッド駆動回路
３０ ＣＭＯＳ回路
３１ ＰＭＯＳトランジスタ
３１ｂ Ｎウェル領域
３１ｆ ソース端子
３１ｇ ゲート端子
３１ｈ ドレイン端子
３２ ＮＭＯＳトランジスタ
３２ｅ ドレイン端子
３２ｆ ソース端子
３２ｇ ゲート端子

Claims (4)

1. Ｎウェル領域を有し、ノズルからインクを吐出させるための圧電体に電圧を印加する複数のＰＭＯＳトランジスタと、
   該ＰＭＯＳトランジスタのドレイン端子に接続されたＮＭＯＳトランジスタと
   を備え、
   前記複数のＰＭＯＳトランジスタのソース端子は、異なる電圧を有する複数の電源にそれぞれ接続され、
   前記複数のＰＭＯＳトランジスタのＮウェル領域には、前記複数の電源における最高電圧の共通の電圧がそれぞれ印加されており、
   前記複数の電源における各印加電圧にて、前記最高電圧と該最高電圧よりも一つ低い電圧との電圧差は、前記最高電圧を除いた一の印加電圧と、該一の印加電圧よりも一つ低い他の印加電圧との電圧差よりも大きく、
   前記最高電圧を有する電源は、ノズルからインクが吐出されない場合に使用される不吐出補正用の電源であること
   を特徴とするインクジェットヘッド駆動回路。
2. Ｎウェル領域を有し、ノズルからインクを吐出させるための圧電体に電圧を印加する複数のＰＭＯＳトランジスタと、
   該ＰＭＯＳトランジスタのドレイン端子に接続されたＮＭＯＳトランジスタと
   を備え、
   前記複数のＰＭＯＳトランジスタのソース端子は、異なる電圧を有する複数の電源にそれぞれ接続され、
   前記複数のＰＭＯＳトランジスタのＮウェル領域には、前記複数の電源における最高電圧の共通の電圧がそれぞれ印加されており、
   前記複数の電源における各印加電圧にて、前記最高電圧と該最高電圧よりも一つ低い電圧との電圧差は、前記最高電圧を除いた一の印加電圧と、該一の印加電圧よりも一つ低い他の印加電圧との電圧差の少なくとも２倍以上であること
   を特徴とするインクジェットヘッド駆動回路。
3. 前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート端子には、差動入力信号に基づく信号が入力されること
   を特徴とする請求項１又は２に記載のインクジェットヘッド駆動回路。
4. 前記ＮＭＯＳトランジスタはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を構成すること
   を特徴とする請求項１から３のいずれか一つに記載のインクジェットヘッド駆動回路。

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