JP2004153411A - 多値出力半導体装置，インクジェット記録装置 - Google Patents
多値出力半導体装置，インクジェット記録装置 Download PDFInfo
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Abstract
【課題】容量性負荷への印加電位を複数段階に切り替える電位切切替え半導体の小型化と省電力化とを行う。
【解決手段】電位の異なる複数の電位源１〜４それぞれに接続され半導体上に形成された複数のスイッチング素子ＳＷ１〜ＳＷ４により，電位源のいずれをかを選択して容量性負荷ＣＬへの印加電位Ｖｏを複数段階に切り替える多値出力半導体装置Ｘにおいて，前記スイッチング素子のうち，低電位側のものＳＷ１，ＳＷ２をＮチャンネル電界効果型トランジスタとし，高電位側のものＳＷ３，ＳＷ４をＰチャンネル電界効果型トランジスタとする。Ｎチャンネル電界効果型トランジスタのバックバイアスを電位源の電位のうちの最低電位Ｖ１と等しい、もしくは、それよりも低い電位Ｖｓｓとし，Ｐチャンネル電界効果型トランジスタのバックバイアスを電位源の電位のうちの最高電位Ｖ４と等しい、もしくは、それよりも高い電位ＶＨとする。
【選択図】図１
【解決手段】電位の異なる複数の電位源１〜４それぞれに接続され半導体上に形成された複数のスイッチング素子ＳＷ１〜ＳＷ４により，電位源のいずれをかを選択して容量性負荷ＣＬへの印加電位Ｖｏを複数段階に切り替える多値出力半導体装置Ｘにおいて，前記スイッチング素子のうち，低電位側のものＳＷ１，ＳＷ２をＮチャンネル電界効果型トランジスタとし，高電位側のものＳＷ３，ＳＷ４をＰチャンネル電界効果型トランジスタとする。Ｎチャンネル電界効果型トランジスタのバックバイアスを電位源の電位のうちの最低電位Ｖ１と等しい、もしくは、それよりも低い電位Ｖｓｓとし，Ｐチャンネル電界効果型トランジスタのバックバイアスを電位源の電位のうちの最高電位Ｖ４と等しい、もしくは、それよりも高い電位ＶＨとする。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は，電位の異なる複数の電源それぞれに接続され半導体上に形成された複数のスイッチング素子により，電源のいずれかを選択して所定の容量性負荷への印加電位を複数段階に切り替える多値出力半導体，及びそれを具備するインクジェット記録装置に関するものである。
【０００２】
【従来の技術】
電子部品の中には，例えば，インクジェット記録装置におけるインク吐出用ノズルの圧力調節を行う圧電振動子や，多段階の階調表示が可能なアクティブマトリクス型液晶表示パネル等のように，その駆動電源の電位（印加電位）を多段階に切り替えて用いるものがある。
このような電子部品に対する電源回路では，電位の異なる複数の電源それぞれに接続され半導体上（半導体基板上）に形成された複数のスイッチング素子により，前記電源のいずれかを選択して負荷（前記圧電振動子等）への印加電位を複数段階に切り替える多値出力型の半導体装置（以下，多値出力半導体装置という）が用いられる。また，インクジェット記録装置における前記圧電振動子等は，容量性負荷であるため，前記印加電位の切替えの際に充放電を行う必要がある。このような容量性負荷への印加電位を複数段階に切り替える多値出力半導体装置に用いられる前記スイッチング素子は，電源側から負荷側へ，及び負荷側から電源側への双方向に電流を流せるものである必要がある。このようなスイッチング素子としては，従来，例えば特許文献１に示されるように，Ｎチャンネル及びＰチャンネルの２つのＦＥＴ（電界効果型トランジスタ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を並列接続した２チャンネルのアナログスイッチが広く用いられている。ＦＥＴは，そのゲート電極に電圧（電位）を印加するだけで，ゲート電流を流すことなく動作させることができるため通常のトランジスタに比べて消費電力が小さい。
また，特許文献２には，容量性負荷に蓄えられた電力を，その放電過程においてトランスを介して回収する技術が示されている。
【０００３】
【特許文献１】
特開平５−２６５４１０号公報
【特許文献２】
特開平１１−３１４３６４号公報
【０００４】
【発明が解決しようとする課題】
しかしながら，装置の小型化及び省電力化が進む中で，前記多値出力半導体装置についても，より小型化及び省電力化を図る必要があるという課題が生じている。
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，容量性負荷への印加電位を複数段階に切り替える多値出力半導体装置において，装置の小型化と省電力化とが可能な多値出力半導体装置，及びそれを具備するインクジェット記録装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために本発明は，電位の異なる複数の電源それぞれに接続され半導体上に形成された複数のスイッチング素子により，前記電源のいずれかを選択して所定の容量性負荷への印加電位を複数段階に切り替える多値出力半導体装置において，前記スイッチング素子の１又は複数が単一チャンネルの電界効果型トランジスタからなることを特徴とする多値出力半導体装置として構成されるものである。
このように，前記スイッチング素子が単一チャンネル（Ｎチャンネルのみ又はＰチャンネルのみ）のＦＥＴ（電界効果型トランジスタ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるので，従来用いられている２チャンネルのアナログスイッチ（Ｎチャンネル及びＰチャンネルの２つのＦＥＴを並列接続したアナログスイッチ）を用いる場合に比べ，基板（半導体装置）上での素子の占有面積を大幅に小さく（小型化）できるという効果を奏する。この効果は，負荷への前記印加電位の切替え段階数が多くなるほど顕著となる。
【０００６】
また，前記単一チャンネルの電界効果型トランジスタ（ＦＥＴ）のうち，複数の前記電源のうち低電位側の前記電源に接続されるものにＮチャンネル電界効果型トランジスタを有しており，高電位側の前記電源に接続されるものにＰチャンネル電界効果型トランジスタを有しているものが考えられる。この場合においても，必ずしも全てを単一チャンネルのＦＥＴとすることに限るものでなく，例えば，中間付近の電位の電源に接続される前記スイッチング素子については，Ｎチャンネル及びＰチャンネルの２つのＦＥＴを並列接続した従来用いられている２チャンネルのアナログスイッチとする等の構成も考えられる。
ここで，ＮチャンネルＦＥＴでは，そのゲート電位をそのＦＥＴに接続するソース側の電位（前記電源の電位又は前記容量性負荷の電位）とそのＦＥＴにおける所定のしきい値電圧（素子しきい値電圧）との和の電位（動作電圧）以上の電位とすることでＯＮ状態となる。従って，ＮチャンネルＦＥＴでは，ソース側の電位が高いほど，より高いゲート電位が必要となる。一方，ＰチャンネルＦＥＴでは，そのゲート電位をそのＦＥＴに接続する電位源の電位（前記電源の電位又は前記容量性負荷の電位）からそのＦＥＴにおける前記素子しきい値電圧を差し引いた電位（動作電圧）以下の電位とすることでＯＮ状態となる。従って，ＰチャンネルＦＥＴでは，ソース側の電位が低いほど，より低いゲート電位が必要となる。
従って，低電位側の電源に接続される前記スイッチング素子をＮチャンネルＦＥＴとすることにより，その動作電圧（ＯＮさせるために必要なゲート電圧）を比較的低く抑えられるので，特別に高電位の電源を設ける必要がなくなる。また，高電位側の電源に接続される前記スイッチング素子をＰチャンネルＦＥＴとすることにより，その動作電圧（ＯＮさせるために必要なゲート電圧）を比較的高くできるので，特別に微小電圧の電源や負電圧の電源を設ける必要がなくなる。
【０００７】
さらに，前記Ｎチャンネル電界効果型トランジスタのバックバイアスを前記電源の電位のうちの最低電位と等しい，若しくはそれよりも低い電位に設定することや，前記Ｐチャンネル電界効果型トランジスタのバックバイアスを前記電源の電位のうちの最高電位と等しい，若しくはそれよりも高い電位に設定することが考えられる。
これにより，複数の前記スイッチング素子それぞれにおいて，前記電源に接続される側の電極と，前記容量性負荷側に接続される電極との間において電流の双方向性が得られるとともに，当該半導体装置（半導体基板）に他の素子や回路から加えられるバイアスの影響が緩和され，前記スイッチング素子のしきい値電圧が安定する。該しきい値電圧の安定のためには，ＮチャンネルＦＥＴである低電位側の前記スイッチング素子のバックバイアスは，当該半導体装置で用いられる電気信号の電圧のうち最低位の電位（例えば，接地電位等）に設定し，ＰチャンネルＦＥＴである高電位側の前記スイッチング素子のバックバイアスは，当該半導体装置で用いられる電気信号の電圧のうち最高位の電位（例えば，主電源の電位等）に設定することが望ましい。
【０００８】
ここで，複数の前記電源のうちの１つの電位を接地電位とすれば，前記容量性負荷に蓄積された電力を完全放電することができる。
また，前記多値出力半導体装置を複数集積化した多値出力半導体装置として構成すればより小型化できる。
さらに，前記電源と前記容量性負荷とが接続され，かつ，容量性負荷が放電過程であるときに，該電源が該容量性負荷から電力を回収する電力回収手段を具備するものであれば，より省電力化が可能となる。
【０００９】
また，本発明は，前記多値出力半導体装置を具備するインクジェット記録装置として捉えてもよい。
即ち，インク吐出用ノズルの圧力調節を行う圧電振動子を具備するインクジェット記録装置において，前記多値出力半導体装置のいずれかを具備し，前記容量性負荷が，前記圧電振動子であることを特徴とするインクジェット記録装置である。
これにより，小型かつ省電力のインクジェット記録装置を構成することが可能となる。
【００１０】
【発明の実施の形態】
以下添付図面を参照しながら，本発明の実施の形態及び実施例について説明し，本発明の理解に供する。尚，以下の実施の形態及び実施例は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は本発明の実施の形態に係る多値出力半導体装置Ｘの回路図，図２は本発明の実施の形態に係る多値出力半導体装置Ｘの基板断面を模式的に表した図，図３は本発明の実施の形態に係る多値出力半導体装置Ｘへ電源を供給する電位源の回路図，図４は本発明の実施の形態に係る多値出力半導体装置Ｘによる容量性負荷の充電及び放電の過程を表すタイムチャート，図５は本発明の実施例に係る多値出力半導体装置Ｘ１の回路図，図６は本発明の実施例に係る多値出力半導体装置Ｘ１におけるスイッチング素子の１つに接地電位を接続した場合の容量性負荷への印加電位の変化を表すタイムチャート，図７は本発明の実施例に係る多値出力半導体装置の電位源の回路図である。
【００１１】
まず，図１に示す回路図を用いて，本発明の実施の形態に係る多値出力半導体装置Ｘ（以下，半導体装置Ｘという）の回路構成について説明する。
半導体装置Ｘは，４つのスイッチング素子ＳＷ１〜ＳＷ４と，該スイッチング素子ＳＷ１〜ＳＷ４それぞれのゲート電極にＯＮ／ＯＦＦを切替えるためのゲート信号（電圧）Ｇｓ１〜Ｇｓ４を出力するゲート駆動回路ＧＴを具備している。前記スイッチング素子ＳＷ１〜ＳＷ４は単一チャンネル（Ｎチャンネルのみ又はＰチャンネルのみ）のＦＥＴ（電界効果型トランジスタ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，本実施の形態ではＭＯＳ型を採用）であり，前記ゲート信号Ｇｓ１〜Ｇｓ４として所定の電位（電圧）を印加してもバイポーラトランジスタにおけるベース電流のような定常的な電流がゲートに流れることがなく消費電力が少ない。さらに，前記スイッチング素子ＳＷ１〜ＳＷ４の残りの一方の電極（ゲート電極以外の電極の一方）には，それぞれ異なる電位Ｖ１〜Ｖ４の定電圧電源（電位源１〜電位源４）が接続されてており，他方の電極には容量性負荷ＣＬが接続されている。ここで，前記各電位Ｖ１〜Ｖ４は，Ｖｓｓ（接地電位）＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜ＶＨ（半導体装置Ｘの主電源の電位）の関係を有している。また，容量性負荷ＣＬとしては，例えば，インクジェット記録装置におけるインク吐出用ノズルの圧力調節を行う圧電振動子等が考えられる。
前記スイッチング素子ＳＷ１〜ＳＷ４のうち，低電位側の２つ（Ｖ１，Ｖ２）の電位源に接続される前記スイッチング素子ＳＷ１，ＳＷ２はＮチャンネルＦＥＴであり，残りの高電位側の２つ（Ｖ３，Ｖ４）の電位源に接続される前記スイッチング素子ＳＷ３，ＳＷ４はＰチャンネルＦＥＴである。
さらに，ＮチャンネルＦＥＴである前記スイッチング素子ＳＷ１，ＳＷ２のバックバイアスは接地電位Ｖｓｓ（電位Ｖ１〜Ｖ４のうちの最低電位等しい，若しくはそれよりも低い電位）に設定（Ｐ型半導体基板にＶｓｓが印加）され，ＰチャンネルＦＥＴである前記スイッチング素子ＳＷ３，ＳＷ４のバックバイアスは主電源の電位ＶＨ（電位Ｖ１〜Ｖ４のうちの最高電位と等しい，若しくはそれよりも高い電位）に設定（Ｎ型半導体基板にＶＨが印加）されている。
これにより，前記スイッチング素子ＳＷ１〜ＳＷ４それぞれにおいて，前記電位源１〜４（電位Ｖ１〜Ｖ４）に接続される側の電極と，容量性負荷ＣＬ側に接続される電極との間において電流の双方向性が得られるとともに，本半導体装置Ｘ（半導体基板）が他の素子や回路から加えられるバイアスの影響が緩和され，前記スイッチング素子ＳＷ１〜ＳＷ４のしきい値電圧が安定する。該しきい値電圧の安定のためには，ＮチャンネルＦＥＴである前記スイッチング素子ＳＷ１，ＳＷ２のバックバイアスは，当該半導体装置Ｘで用いられる電気信号の電圧のうち最低位の電位（ここでは，接地電位Ｖｓｓ）に設定し，ＰチャンネルＦＥＴである前記スイッチング素子ＳＷ３，ＳＷ４のバックバイアスは，当該半導体装置Ｘで用いられる電気信号の電圧のうち最高位の電位（ここでは，主電源の電圧ＶＨ）に設定することが望ましい。
一方，前記ゲート駆動回路ＧＴは，外部の制御装置等から入力パルス信号ＣＫが入力されるごとに，前記スイッチング素子ＳＷ１〜ＳＷ４のいずれか１つのみをＳＷ１→ＳＷ２→ＳＷ３→ＳＷ４→ＳＷ３→ＳＷ２→ＳＷ１→ＳＷ２…の順にＯＮ状態（動作状態）とするように前記ゲート信号Ｇｓ１〜Ｇｓ４を出力するよう構成されている。
このように，複数の前記スイッチング素子ＳＷ１〜ＳＷ４がＯＮ／ＯＦＦ切替えされることにより，前記電位源１〜４のいずれかが選択されて容量性負荷ＣＬへの印加電位Ｖｏ（印加電圧）が複数段階（Ｖ１，Ｖ２，Ｖ３，Ｖ４の４段階）に切替えられる。
【００１２】
ここで，ＮチャンネルＦＥＴでは，そのゲート電位ＶｎｇをそのＦＥＴに接続するソース側の電位Ｖｎｉ（Ｖ１若しくはＶ２，又は前記容量性負荷ＣＬの電位に相当）とそのＦＥＴにおける所定のしきい値電圧Ｖｎ０（素子しきい値電圧）との和の電位（動作電圧）以上の電位とすることでＯＮ状態となる（Ｖｎｇ≧Ｖｎｉ＋Ｖｎ０）。従って，ＮチャンネルＦＥＴでは，ソース側の電位Ｖｎｉが高いほど，より高いゲート電位Ｖｎｇが必要となる。
また，ＰチャンネルＦＥＴでは，そのゲート電位ＶｐｇをそのＦＥＴに接続する電位源の電位Ｖｐｉ（Ｖ３若しくはＶ４，又は前記容量性負荷ＣＬの電位に相当）からそのＦＥＴにおける前記素子しきい値電圧Ｖｐ０を差し引いた電位（動作電圧）以下の電位とすることでＯＮ状態となる（Ｖｐｇ≦Ｖｐｉ−Ｖｐ０）。従って，ＰチャンネルＦＥＴでは，ソース側の電位Ｖｐｉが低いほど，より低いゲート電位Ｖｐｇが必要となる。
従って，図１，図２に示したように，前記スイッチング素子ＳＷ１〜ＳＷ４のうち，低電位側の電位源に接続される前記スイッチング素子ＳＷ１，ＳＷ２をＮチャンネルＦＥＴとすることにより，前記スイッチング素子ＳＷ１，ＳＷ２の動作電圧（ＯＮさせるために必要なゲート電圧）を比較的低く抑えられるので，特別に高電位の電源を設ける必要がなくなる。
また，高電位側の電位源に接続される前記スイッチング素子ＳＷ３，ＳＷ４をＰチャンネルＦＥＴとすることにより，前記スイッチング素子ＳＷ３，ＳＷ４の動作電圧（ＯＮさせるために必要なゲート電圧）を比較的高くできるので，特別に微小電圧の電源や負電圧の電源を設ける必要がなくなる。
【００１３】
図２は，半導体装置Ｘの基板断面を模式的に表した図である。
図２に示すように，半導体装置Ｘは半導体基板として構成され，Ｐ型半導体基板（Ｐ ｓｕｂ）上に，前記スイッチング素子ＳＷ１，ＳＷ２（ＮチャンネルＭＯＳＦＥＴ）を構成するそれぞれ２つのＮ＋拡散Ｓ１ｎ，Ｓ２ｎと，該それぞれ２つのＮ＋拡散Ｓ１Ｎ，Ｓ２Ｎの間に挟まれるＰ型半導体部分の表層に酸化絶縁膜Ｓ１ｚ，Ｓ２ｚを介してゲート電極Ｓ１ｇ，Ｓ２ｇが設けられている。
さらに，Ｐ型半導体基板（Ｐ ｓｕｂ）には，ＮＶ半導体層（Ｎ ｗｅｌｌ）が形成され，該Ｎ型半導体層（Ｎ ｗｅｌｌ）上に，前記スイッチング素子ＳＷ３，ＳＷ４（ＰチャンネルＭＯＳＦＥＴ）を構成するそれぞれ２つのＰ＋拡散Ｓ３ｐ，Ｓ４ｐと，該それぞれ２つのＰ＋拡散Ｓ３ｐ，Ｓ４ｐの間に挟まれるＮ型半導体部分の表層に酸化絶縁膜Ｓ３ｚ，Ｓ４ｚを介してゲート電極Ｓ３ｇ，Ｓ４ｇが設けられている。ここで，前記Ｎ＋拡散Ｓ１ｎ，Ｓ２ｎ及び前記Ｐ＋拡散Ｓ３ｐ，Ｓ４ｐが，前記スイッチング素子ＳＷ１〜ＳＷ４のゲート電極以外の電極（ソース側又はドレイン側の電極）となる。また，前記スイッチング素子ＳＷ１，ＳＷ２のバックバイアスを設定（印加）するため，前記Ｐ型半導体基板（Ｐ ｓｕｂ）がＶｓｓに接続され，前記スイッチング素子ＳＷ３，ＳＷ４のバックバイアスを設定するため，前記Ｎ型半導体層（Ｎ ｗｅｌｌ）がＶＨに接続されている。
このように，前記スイッチング素子ＳＷ１〜ＳＷ４が，単一チャンネル（Ｎチャンネルのみ又はＰチャンネルのみ）のＦＥＴであるので，従来用いられている２チャンネルのアナログスイッチ（Ｎチャンネル及びＰチャンネルの２つのＦＥＴを並列接続したアナログスイッチ）に比べ，基板上での素子の占有面積を大幅に小さくできるという効果を奏する。この効果は，負荷への前記印加電位Ｖｏの切替え段階数が多くなるほど顕著となる。
【００１４】
ここで，容量性負荷ＣＬは電力を蓄積する性質を有するため，図１に示す半導体装置Ｘに容量性負荷ＣＬを接続した場合，前記スイッチング素子ＳＷ１〜ＳＷ４により選択され，例えば，電位源の電位（即ち，前記印加電位Ｖｏ）よりも容量性負荷ＣＬの電位の方が低い場合には，前記電位源１〜４側から容量性負荷ＣＬ側へ電流が流れることにより，エネルギー（電力）が電位源より容量性負荷に移動し，容量性負荷の静電エネルギーが増加する（このように容量性負荷の静電エネルギーが増加する状態を充電過程とする），また，例えば，選択された電位源の電位Ｖｏよりも電力が蓄積した容量性負荷ＣＬの電位の方が高い場合には，選択された電位源の電位Ｖｏと容量性負荷ＣＬの電位とが等しくなるまで容量性負荷ＣＬ側から選択された前記電位源１〜４側へ電流が流れることにより，エネルギー（電力）が容量性負荷より電位源に移動し，容量性負荷の静電エネルギーが減少する（このように容量性負荷の静電エネルギーが減少する状態を放電過程とする）ことになる。即ち，前記充電過程においては，前記スイッチング素子ＳＷ１〜ＳＷ４における前記電位源１〜４側に接続された電極側がいわゆる「ソース」となり，容量性負荷ＣＬ側に接続された電極側がいわゆる「ドレイン」となる。逆に，前記放電過程においては，容量性負荷ＣＬ側に接続された電極側が「ソース」となり，前記電位源１〜４側に接続された電極側が「ドレイン」となる。そこで，前記電位源１〜４に，前記放電過程において容量性負荷ＣＬから電力（蓄積された電力）を回収する電力回収手段を設ければ，容量性負荷ＣＬに蓄積された電力を有効活用できるので，より省電力化が図れる。
【００１５】
図３は，前記電位源１〜４（以下，電位源Ｙという）（電位Ｖ１〜Ｖ４）の回路図である。
図３に示すように，前記電位源Ｙは，主電源（電位ＶＨ）に対して５つの抵抗Ｒ１〜Ｒ５を直列に接続し，さらに５つのコンデンサＣ１〜Ｃ５を前記５つの抵抗それぞれに対して並列に接続したものである。ここで，前記５つの抵抗を直列接続した末端，及び前記５つのコンデンサそれぞれの末端は接地電位Ｖｓｓに接続されている。
このような構成により，前記５つの抵抗Ｒ１〜Ｒ５のうち，最も接地電位Ｖｓｓ側に近い（前記主電源から遠い）ものから４つの抵抗Ｒ１〜Ｒ４それぞれの前記主電源側の電位Ｖ１〜Ｖ４（前記スイッチング素子ＳＷ１〜ＳＷ４それぞれに接続される電位源１〜４の電位）は，次の各式で表される。
Ｖ１＝ＶＨ×ｒ１／ｒｓｕｍ
Ｖ２＝ＶＨ×（ｒ１＋ｒ２）／ｒｓｕｍ
Ｖ３＝ＶＨ×（ｒ１＋ｒ２＋ｒ３）／ｒｓｕｍ
Ｖ４＝ＶＨ×（ｒ１＋ｒ２＋ｒ３＋ｒ４）／ｒｓｕｍ
ｒｓｕｍ＝ｒ１＋ｒ２＋ｒ３＋ｒ４＋ｒ５
これにより，Ｖｓｓ＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜ＶＨとなる。
さらに，前記各抵抗Ｒ１〜Ｒ４それぞれには，前記コンデンサＣ１〜Ｃ４が並列接続されているため，前記放電過程において，前記容量性負荷ＣＬからの電流が前記コンデンサＣ１〜Ｃ４（電力回収手段の一例）に帰還することにより，前記容量性負荷ＣＬに蓄積された電力が回収される。即ち，前記放電過程は，前記容量性負荷ＣＬに蓄えられた電力を放電する過程であるとともに，その電力の回収過程でもあることになる。このようにして前記コンデンサＣ１〜Ｃ４に帰還して蓄えられた電力は，前記充電過程において前記容量性負荷ＣＬへ供給される。このように，前記電位源Ｙによれば，前記容量性負荷ＣＬに蓄えられた電力を回収して有効活用できるのでより省電力化が可能となる。
【００１６】
次に，図４に示すタイムチャートを用いて前記充電過程及び前記放電過程（前記回収過程）における前記入力パルス信号ＣＫ，前記ゲート信号Ｇｓ１〜Ｇｓ４，前記印加電位Ｖｏ，及び前記スイッチング素子ＳＷ１〜ＳＷ４を流れるドレイン電流Ｉ１〜Ｉ４の変化について説明する。
まず，初期状態Ｐｏが，前記ゲート信号Ｇｓ１のみがＯＮ状態（前記スイッチング素子ＳＷ１のみがＯＮ状態）である場合，前記印加電位Ｖｏ＝Ｖ１となる定常状態であり，前記ドレイン電流Ｉ１〜Ｉ４はいずれも流れない。
次に，前記入力パルス信号ＣＫが入る（ＯＮする）と，前記ゲート信号Ｇｓ２のみがＯＮ状態（前記スイッチング素子ＳＷ２のみがＯＮ状態）となり，選択される前記電位源の電位が１段階高くなる（Ｖ１→Ｖ２に切り替わる）。これにより，前記容量性負荷ＣＬの充電過程Ｐｉ１に移り，前記印加電位ＶｏがＶ１→Ｖ２へ上昇する。
次の前記入力パルス信号ＣＫが入ると，前記ゲート信号Ｇｓ３のみがＯＮ状態（前記スイッチング素子ＳＷ３のみがＯＮ状態）となり，選択される前記電位源の電位がさらに１段階高くなる（Ｖ２→Ｖ３に切り替わる）。これにより，前記容量性負荷ＣＬのさらなる充電過程Ｐｉ２に移り，前記印加電位ＶｏがＶ２→Ｖ３へ上昇する。ここで，前記スイッチング素子ＳＷ３，ＳＷ４はＰチャンネルＦＥＴであるため，前記ゲート信号Ｇｓ３，Ｇｓ４の電位が下がることによってＯＮ状態となる。
さらに，次の前記入力パルス信号ＣＫが入ると，前記ゲート信号Ｇｓ４のみがＯＮ状態（前記スイッチング素子ＳＷ４のみがＯＮ状態）となり，選択される前記電位源の電位がさらに１段階高くなる（Ｖ３→Ｖ４に切り替わる）。これにより，前記容量性負荷ＣＬのさらなる充電過程Ｐｉ３に移り，前記印加電位ＶｏがＶ３→Ｖ４へ上昇する。
この状態で次の前記入力パルス信号ＣＫが入ると，前記ゲート信号Ｇｓ３のみがＯＮ状態（前記スイッチング素子ＳＷ３のみがＯＮ状態）となり，選択される前記電位源の電位が１段階低くなる（Ｖ４→Ｖ３に切り替わる）。これにより，前記容量性負荷ＣＬの放電過程Ｐｏ１に移り，前記印加電位ＶｏがＶ４→Ｖ３へ下降する。このとき，電流が前記容量性負荷ＣＬから前記電位源３側へ流れるので，前記コンデンサＣ３に前記容量性負荷ＣＬに蓄えられていた電力が回収される。
そして，次の前記入力パルス信号ＣＫが入ると，前記ゲート信号Ｇｓ２のみがＯＮ状態（前記スイッチング素子ＳＷ２のみがＯＮ状態）となり，選択される前記電位源の電位がさらに１段階低くなる（Ｖ３→Ｖ２に切り替わる）。これにより，前記容量性負荷ＣＬの次の放電過程Ｐｏ２に移り，前記印加電位ＶｏがＶ３→Ｖ２へ下降する。このとき，前記コンデンサＣ２に前記容量性負荷ＣＬに蓄えられていた電力が回収される。
さらに，次の前記入力パルス信号ＣＫが入ると，前記ゲート信号Ｇｓ１のみがＯＮ状態（前記スイッチング素子ＳＷ１のみがＯＮ状態）となり，選択される前記電位源の電位がさらに１段階低くなる（Ｖ２→Ｖ１に切り替わる）。これにより，前記容量性負荷ＣＬの次の放電過程Ｐｏ３に移り，前記印加電位ＶｏがＶ２→Ｖ１へ下降する。このとき，前記コンデンサＣ１に前記容量性負荷ＣＬに蓄えられていた電力が回収される。この放電過程Ｐｏ３が終了した状態は，前記コンデンサＣ１〜Ｃ４に電力が蓄積されていること以外は，前記初期状態Ｐｏと同じ状態であり，さらに前記入力パルス信号ＣＫが入ると，前述したように前記充電過程Ｐｉ１以降の状態遷移が繰り返される。このとき，前記充電過程Ｐｉ１〜Ｐｉ３において，前記コンデンサＣ１〜Ｃ４に蓄積された電力が前記容量性負荷ＣＬの充電に用いられる。
【００１７】
【実施例】
前記多値出力半導体装置Ｘでは，複数の前記スイッチング素子ＳＷ１〜ＳＷ４を全て単一チャンネルのＦＥＴで構成したが，これに限るものでなく，例えば，複数のスイッチング素子のうち，相対的に中間付近の電位の電位源に接続されるスイッチング素子の１又は複数を，Ｎチャンネル及びＰチャンネルの２つのＦＥＴ（ＭＯＳ型）を並列接続して両者のゲート電極をインバータで接続したアナログスイッチ（従来用いられているスイッチング素子）としてもよい。
図５は，５つの電位源（電位Ｖ１〜Ｖ５）それぞれに接続された５つのスイッチング素子ＳＷ１ａ〜ＳＷ５ａを具備する実施例である多値出力半導体装置Ｘ１の回路図である。この多値出力半導体装置Ｘ１では，５つの前記スイッチング素子ＳＷ１ａ〜ＳＷ５ａのうち，相対的に中間の電位の電位源に接続されるスイッチング素子ＳＷ３ａとして，Ｎチャンネル及びＰチャンネルの２つのＭＯＳＦＥＴを並列接続して両者のゲート電極をインバータＩｖで接続したアナログスイッチを用いたものである。その他の構成については，前述した実施の形態と同様であるので説明を省略する。
図５に示すような構成とすることにより，スイッチング素子の占有面積は前述した実施の形態の構成（図１）よりや若干増加するものの，中間電位Ｖ３の電位源について，前記スイッチング素子ＳＷ３ａを構成するＮチャンネルＭＯＳＦＥＴ，ＰチャンネルＭＯＳＦＥＴのいずれか一方が動作（ＯＮ）すれば通電可能となり，ゲート信号Ｇｓ３の動作電位の設計許容幅が広がるので，安定した充放電過程の実現が可能となる。
【００１８】
また，複数の前記スイッチング素子に接続する電位源の電位源の１つを接地電位とする（即ち，前記スイッチング素子のうちの１つにおいて１つの電極を接地する）ことも考えられる。この場合，ＮチャンネルＦＥＴが用いられる前記スイッチング素子のバックバイアスは，接地電位（ＧＮＤ）ではなく前記電位源のうちの最低電位Ｖ１と等しい，若しくはそれよりも低い電位（負電位のＶｓｓ）に設定する。
これにより，前記容量性負荷ＣＬに蓄積された電力を完全放電することができる。
図６は，図５に示した前記多値出力半導体装置Ｘ１の前記スイッチング素子ＳＷ３ａに接続する電位源の電位を接地電位とする（即ち，前記スイッチング素子ＳＷ３ａにおける１つの電極を接地する）ことにより，電位源の電位を正負に渡る交番電位とした場合における前記印加電位Ｖｏの変化を表すタイムチャートの例である。
図５に示すタイムチャートを図４に示す前記印加電位Ｖｏのタイムチャートと比較すると，図４では前記印加電位Ｖｏは常にＶ１以上であり，常に前記容量性負荷ＣＬに電力が蓄積された状態となるが，前記スイッチング素子の１つを接地電位に接続することにより，前記印加電位Ｖｏを接地電位にすることができるので，前記容量性負荷ＣＬに蓄積された電力を完全放電できることがわかる。
【００１９】
前述したように，本発明は，負荷への前記印加電位Ｖｏの切替え段階数が多くなるほど装置の小型化の効果が大きい。
図７は，前記印加電位Ｖｏを９段階に切替え可能とする場合の電位源Ｙ１（定電圧の電源）の回路図の実施例である。
本実施例に係る電位源Ｙ１は，主電源（電圧Ｖｈ）にＯＮ状態（動作状態）としたトランジスタＱ１を介して１０個の抵抗Ｒｓを直列に接続し，該１０個の抵抗Ｒｓのうち，前記主電源に対して遠いものから９個の抵抗Ｒｓそれぞれに対し，９個のコンデンサＣｃ（電力回収手段の一例）を並列に接続したものである。前記主電源に対して最も遠い前記抵抗Ｒｓの一端（前記主電源と反対側），及び前記コンデンサＣｃそれぞれの一端（前記抵抗Ｒｓと反対側）は接地する。これにより，図３で示した場合と同様に，最も接地側に近い（前記主電源から遠い）ものから９個の抵抗Ｒｓそれぞれの前記主電源側の電位Ｖ１〜Ｖ９（前記スイッチング素子それぞれに接続される電位源の電位）は，ＶＳＳ＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖｈを満たすこととなる。
このような前記電位源Ｙ１を電源とする多値出力半導体装置は，前記多値出力半導体装置Ｘ，Ｘ１（図１，図５参照）と同様の考え方により，前記スイッチング素子ＳＷ１〜４，ＳＷ１ａ〜５ａの数を９つに増設したものである。図７では，前記電位源Ｙ１に対応する多値出力半導体装置の回路構成は省略（簡略化して図示）しているが，例えば，前記多値出力半導体装置Ｘ１（図５）と同様に，低電位側の４つの前記スイッチング素子をＮチャンネルＭＯＳＦＥＴとし，高電位側の４つの前記スイッチング素子をＰチャンネルＭＯＳＦＥＴとし，中間電位の１つの前記スイッチング素子をＮチャンネル及びＰチャンネルの２個のＭＯＳＦＥＴを並列接続して両者のゲート電極をインバータＩｖで接続した従来のアナログスイッチとして構成することが考えられる。もちろん，前記多値出力半導体装置Ｘ（図１）と同様に，アナログスイッチを用いることなく，低電位側の前記スイッチング素子（例えば４つ又は５つの素子）をＮチャンネルＭＯＳＦＥＴとし，残りをＰチャンネルＭＯＳＦＥＴとしてもよく，全てをＮチャンネルＭＯＳＦＥＴ或いは全てをＰチャンネルＭＯＳＦＥＴとすることも考えられる。
これにより，前記容量性負荷ＣＬへの前記印加電位Ｖｏを９段階に切替えることが可能となる。
この他にも，例えば，複数の容量性負荷に対してそれぞれ独立した多値電位源を供給する必要がある場合等には，前記多値出力半導体装置Ｘを複数集積化（例えば，多層化基板とする等）した多値出力半導体装置とすることが考えられる。これにより，より小型化が図れる。
【００２０】
また，実施の形態及び実施例に示した多値出力半導体装置は，インク吐出用ノズルの圧力調節を行う圧電振動子を具備するインクジェット記録装置に適用すれば好適である。この場合，一般的なインクジェット記録装置において，アナログスイッチを用いた従来の多値出力半導体装置を前記多値出力半導体装置Ｘ，Ｘ１に置き換え，前記容量性負荷ＣＬとして前記圧電振動子を接続すればよい。
【００２１】
【発明の効果】
以上説明したように，本発明によれば，単一チャンネルのＦＥＴをスイッチング素子として用いることによって多値出力半導体装置を小型化でき，さらに接続される容量性負荷に蓄積された電力をその放電時に回収することによって省電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る多値出力半導体装置Ｘの回路図。
【図２】本発明の実施の形態に係る多値出力半導体装置Ｘの基板断面を模式的に表した図。
【図３】本発明の実施の形態に係る多値出力半導体装置Ｘへ電源を供給する電位源の回路図。
【図４】本発明の実施の形態に係る多値出力半導体装置Ｘによる容量性負荷の充電及び放電の過程を表すタイムチャート。
【図５】本発明の実施例に係る多値出力半導体装置Ｘ１の回路図。
【図６】本発明の実施例に係る多値出力半導体装置Ｘ１におけるスイッチング素子の１つに接地電位を接続した場合の容量性負荷への印加電位の変化を表すタイムチャート。
【図７】本発明の実施例に係る多値出力半導体装置の電位源の回路図。
【符号の説明】
ＳＷ１〜４，ＳＷ１ａ〜ＳＷ５ａ…スイッチング素子（単一チャンネルのＦＥＴ）
ＣＬ…容量性負荷
Ｙ，Ｙ１…電位源
ＶＨ，Ｖｈ…主電源電圧
Ｖｏ…印加電位
Ｖ１〜Ｖ９…電位源（電源）の電圧
Ｉ１〜Ｉ４…ドレイン電流
ＣＫ…入力パルス信号
Ｖｓｓ…接地電位
ＧＴ…ゲート駆動回路
Ｇｓ１〜Ｇｓ５…ゲート信号
Ｓ１ｎ，Ｓ２ｎ…Ｎ＋拡散
Ｓ３ｐ，Ｓ４ｐ…Ｐ＋拡散
Ｓ１ｚ〜Ｓ４ｚ…酸化絶縁膜
Ｓ１ｇ〜Ｓ４ｇ…ゲート電極
Ｐｉ１〜Ｐｉ３…充電過程
Ｐｏ１〜Ｐｏ３…放電過程（電力回収過程）
【発明の属する技術分野】
本発明は，電位の異なる複数の電源それぞれに接続され半導体上に形成された複数のスイッチング素子により，電源のいずれかを選択して所定の容量性負荷への印加電位を複数段階に切り替える多値出力半導体，及びそれを具備するインクジェット記録装置に関するものである。
【０００２】
【従来の技術】
電子部品の中には，例えば，インクジェット記録装置におけるインク吐出用ノズルの圧力調節を行う圧電振動子や，多段階の階調表示が可能なアクティブマトリクス型液晶表示パネル等のように，その駆動電源の電位（印加電位）を多段階に切り替えて用いるものがある。
このような電子部品に対する電源回路では，電位の異なる複数の電源それぞれに接続され半導体上（半導体基板上）に形成された複数のスイッチング素子により，前記電源のいずれかを選択して負荷（前記圧電振動子等）への印加電位を複数段階に切り替える多値出力型の半導体装置（以下，多値出力半導体装置という）が用いられる。また，インクジェット記録装置における前記圧電振動子等は，容量性負荷であるため，前記印加電位の切替えの際に充放電を行う必要がある。このような容量性負荷への印加電位を複数段階に切り替える多値出力半導体装置に用いられる前記スイッチング素子は，電源側から負荷側へ，及び負荷側から電源側への双方向に電流を流せるものである必要がある。このようなスイッチング素子としては，従来，例えば特許文献１に示されるように，Ｎチャンネル及びＰチャンネルの２つのＦＥＴ（電界効果型トランジスタ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を並列接続した２チャンネルのアナログスイッチが広く用いられている。ＦＥＴは，そのゲート電極に電圧（電位）を印加するだけで，ゲート電流を流すことなく動作させることができるため通常のトランジスタに比べて消費電力が小さい。
また，特許文献２には，容量性負荷に蓄えられた電力を，その放電過程においてトランスを介して回収する技術が示されている。
【０００３】
【特許文献１】
特開平５−２６５４１０号公報
【特許文献２】
特開平１１−３１４３６４号公報
【０００４】
【発明が解決しようとする課題】
しかしながら，装置の小型化及び省電力化が進む中で，前記多値出力半導体装置についても，より小型化及び省電力化を図る必要があるという課題が生じている。
従って，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，容量性負荷への印加電位を複数段階に切り替える多値出力半導体装置において，装置の小型化と省電力化とが可能な多値出力半導体装置，及びそれを具備するインクジェット記録装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために本発明は，電位の異なる複数の電源それぞれに接続され半導体上に形成された複数のスイッチング素子により，前記電源のいずれかを選択して所定の容量性負荷への印加電位を複数段階に切り替える多値出力半導体装置において，前記スイッチング素子の１又は複数が単一チャンネルの電界効果型トランジスタからなることを特徴とする多値出力半導体装置として構成されるものである。
このように，前記スイッチング素子が単一チャンネル（Ｎチャンネルのみ又はＰチャンネルのみ）のＦＥＴ（電界効果型トランジスタ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるので，従来用いられている２チャンネルのアナログスイッチ（Ｎチャンネル及びＰチャンネルの２つのＦＥＴを並列接続したアナログスイッチ）を用いる場合に比べ，基板（半導体装置）上での素子の占有面積を大幅に小さく（小型化）できるという効果を奏する。この効果は，負荷への前記印加電位の切替え段階数が多くなるほど顕著となる。
【０００６】
また，前記単一チャンネルの電界効果型トランジスタ（ＦＥＴ）のうち，複数の前記電源のうち低電位側の前記電源に接続されるものにＮチャンネル電界効果型トランジスタを有しており，高電位側の前記電源に接続されるものにＰチャンネル電界効果型トランジスタを有しているものが考えられる。この場合においても，必ずしも全てを単一チャンネルのＦＥＴとすることに限るものでなく，例えば，中間付近の電位の電源に接続される前記スイッチング素子については，Ｎチャンネル及びＰチャンネルの２つのＦＥＴを並列接続した従来用いられている２チャンネルのアナログスイッチとする等の構成も考えられる。
ここで，ＮチャンネルＦＥＴでは，そのゲート電位をそのＦＥＴに接続するソース側の電位（前記電源の電位又は前記容量性負荷の電位）とそのＦＥＴにおける所定のしきい値電圧（素子しきい値電圧）との和の電位（動作電圧）以上の電位とすることでＯＮ状態となる。従って，ＮチャンネルＦＥＴでは，ソース側の電位が高いほど，より高いゲート電位が必要となる。一方，ＰチャンネルＦＥＴでは，そのゲート電位をそのＦＥＴに接続する電位源の電位（前記電源の電位又は前記容量性負荷の電位）からそのＦＥＴにおける前記素子しきい値電圧を差し引いた電位（動作電圧）以下の電位とすることでＯＮ状態となる。従って，ＰチャンネルＦＥＴでは，ソース側の電位が低いほど，より低いゲート電位が必要となる。
従って，低電位側の電源に接続される前記スイッチング素子をＮチャンネルＦＥＴとすることにより，その動作電圧（ＯＮさせるために必要なゲート電圧）を比較的低く抑えられるので，特別に高電位の電源を設ける必要がなくなる。また，高電位側の電源に接続される前記スイッチング素子をＰチャンネルＦＥＴとすることにより，その動作電圧（ＯＮさせるために必要なゲート電圧）を比較的高くできるので，特別に微小電圧の電源や負電圧の電源を設ける必要がなくなる。
【０００７】
さらに，前記Ｎチャンネル電界効果型トランジスタのバックバイアスを前記電源の電位のうちの最低電位と等しい，若しくはそれよりも低い電位に設定することや，前記Ｐチャンネル電界効果型トランジスタのバックバイアスを前記電源の電位のうちの最高電位と等しい，若しくはそれよりも高い電位に設定することが考えられる。
これにより，複数の前記スイッチング素子それぞれにおいて，前記電源に接続される側の電極と，前記容量性負荷側に接続される電極との間において電流の双方向性が得られるとともに，当該半導体装置（半導体基板）に他の素子や回路から加えられるバイアスの影響が緩和され，前記スイッチング素子のしきい値電圧が安定する。該しきい値電圧の安定のためには，ＮチャンネルＦＥＴである低電位側の前記スイッチング素子のバックバイアスは，当該半導体装置で用いられる電気信号の電圧のうち最低位の電位（例えば，接地電位等）に設定し，ＰチャンネルＦＥＴである高電位側の前記スイッチング素子のバックバイアスは，当該半導体装置で用いられる電気信号の電圧のうち最高位の電位（例えば，主電源の電位等）に設定することが望ましい。
【０００８】
ここで，複数の前記電源のうちの１つの電位を接地電位とすれば，前記容量性負荷に蓄積された電力を完全放電することができる。
また，前記多値出力半導体装置を複数集積化した多値出力半導体装置として構成すればより小型化できる。
さらに，前記電源と前記容量性負荷とが接続され，かつ，容量性負荷が放電過程であるときに，該電源が該容量性負荷から電力を回収する電力回収手段を具備するものであれば，より省電力化が可能となる。
【０００９】
また，本発明は，前記多値出力半導体装置を具備するインクジェット記録装置として捉えてもよい。
即ち，インク吐出用ノズルの圧力調節を行う圧電振動子を具備するインクジェット記録装置において，前記多値出力半導体装置のいずれかを具備し，前記容量性負荷が，前記圧電振動子であることを特徴とするインクジェット記録装置である。
これにより，小型かつ省電力のインクジェット記録装置を構成することが可能となる。
【００１０】
【発明の実施の形態】
以下添付図面を参照しながら，本発明の実施の形態及び実施例について説明し，本発明の理解に供する。尚，以下の実施の形態及び実施例は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は本発明の実施の形態に係る多値出力半導体装置Ｘの回路図，図２は本発明の実施の形態に係る多値出力半導体装置Ｘの基板断面を模式的に表した図，図３は本発明の実施の形態に係る多値出力半導体装置Ｘへ電源を供給する電位源の回路図，図４は本発明の実施の形態に係る多値出力半導体装置Ｘによる容量性負荷の充電及び放電の過程を表すタイムチャート，図５は本発明の実施例に係る多値出力半導体装置Ｘ１の回路図，図６は本発明の実施例に係る多値出力半導体装置Ｘ１におけるスイッチング素子の１つに接地電位を接続した場合の容量性負荷への印加電位の変化を表すタイムチャート，図７は本発明の実施例に係る多値出力半導体装置の電位源の回路図である。
【００１１】
まず，図１に示す回路図を用いて，本発明の実施の形態に係る多値出力半導体装置Ｘ（以下，半導体装置Ｘという）の回路構成について説明する。
半導体装置Ｘは，４つのスイッチング素子ＳＷ１〜ＳＷ４と，該スイッチング素子ＳＷ１〜ＳＷ４それぞれのゲート電極にＯＮ／ＯＦＦを切替えるためのゲート信号（電圧）Ｇｓ１〜Ｇｓ４を出力するゲート駆動回路ＧＴを具備している。前記スイッチング素子ＳＷ１〜ＳＷ４は単一チャンネル（Ｎチャンネルのみ又はＰチャンネルのみ）のＦＥＴ（電界効果型トランジスタ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，本実施の形態ではＭＯＳ型を採用）であり，前記ゲート信号Ｇｓ１〜Ｇｓ４として所定の電位（電圧）を印加してもバイポーラトランジスタにおけるベース電流のような定常的な電流がゲートに流れることがなく消費電力が少ない。さらに，前記スイッチング素子ＳＷ１〜ＳＷ４の残りの一方の電極（ゲート電極以外の電極の一方）には，それぞれ異なる電位Ｖ１〜Ｖ４の定電圧電源（電位源１〜電位源４）が接続されてており，他方の電極には容量性負荷ＣＬが接続されている。ここで，前記各電位Ｖ１〜Ｖ４は，Ｖｓｓ（接地電位）＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜ＶＨ（半導体装置Ｘの主電源の電位）の関係を有している。また，容量性負荷ＣＬとしては，例えば，インクジェット記録装置におけるインク吐出用ノズルの圧力調節を行う圧電振動子等が考えられる。
前記スイッチング素子ＳＷ１〜ＳＷ４のうち，低電位側の２つ（Ｖ１，Ｖ２）の電位源に接続される前記スイッチング素子ＳＷ１，ＳＷ２はＮチャンネルＦＥＴであり，残りの高電位側の２つ（Ｖ３，Ｖ４）の電位源に接続される前記スイッチング素子ＳＷ３，ＳＷ４はＰチャンネルＦＥＴである。
さらに，ＮチャンネルＦＥＴである前記スイッチング素子ＳＷ１，ＳＷ２のバックバイアスは接地電位Ｖｓｓ（電位Ｖ１〜Ｖ４のうちの最低電位等しい，若しくはそれよりも低い電位）に設定（Ｐ型半導体基板にＶｓｓが印加）され，ＰチャンネルＦＥＴである前記スイッチング素子ＳＷ３，ＳＷ４のバックバイアスは主電源の電位ＶＨ（電位Ｖ１〜Ｖ４のうちの最高電位と等しい，若しくはそれよりも高い電位）に設定（Ｎ型半導体基板にＶＨが印加）されている。
これにより，前記スイッチング素子ＳＷ１〜ＳＷ４それぞれにおいて，前記電位源１〜４（電位Ｖ１〜Ｖ４）に接続される側の電極と，容量性負荷ＣＬ側に接続される電極との間において電流の双方向性が得られるとともに，本半導体装置Ｘ（半導体基板）が他の素子や回路から加えられるバイアスの影響が緩和され，前記スイッチング素子ＳＷ１〜ＳＷ４のしきい値電圧が安定する。該しきい値電圧の安定のためには，ＮチャンネルＦＥＴである前記スイッチング素子ＳＷ１，ＳＷ２のバックバイアスは，当該半導体装置Ｘで用いられる電気信号の電圧のうち最低位の電位（ここでは，接地電位Ｖｓｓ）に設定し，ＰチャンネルＦＥＴである前記スイッチング素子ＳＷ３，ＳＷ４のバックバイアスは，当該半導体装置Ｘで用いられる電気信号の電圧のうち最高位の電位（ここでは，主電源の電圧ＶＨ）に設定することが望ましい。
一方，前記ゲート駆動回路ＧＴは，外部の制御装置等から入力パルス信号ＣＫが入力されるごとに，前記スイッチング素子ＳＷ１〜ＳＷ４のいずれか１つのみをＳＷ１→ＳＷ２→ＳＷ３→ＳＷ４→ＳＷ３→ＳＷ２→ＳＷ１→ＳＷ２…の順にＯＮ状態（動作状態）とするように前記ゲート信号Ｇｓ１〜Ｇｓ４を出力するよう構成されている。
このように，複数の前記スイッチング素子ＳＷ１〜ＳＷ４がＯＮ／ＯＦＦ切替えされることにより，前記電位源１〜４のいずれかが選択されて容量性負荷ＣＬへの印加電位Ｖｏ（印加電圧）が複数段階（Ｖ１，Ｖ２，Ｖ３，Ｖ４の４段階）に切替えられる。
【００１２】
ここで，ＮチャンネルＦＥＴでは，そのゲート電位ＶｎｇをそのＦＥＴに接続するソース側の電位Ｖｎｉ（Ｖ１若しくはＶ２，又は前記容量性負荷ＣＬの電位に相当）とそのＦＥＴにおける所定のしきい値電圧Ｖｎ０（素子しきい値電圧）との和の電位（動作電圧）以上の電位とすることでＯＮ状態となる（Ｖｎｇ≧Ｖｎｉ＋Ｖｎ０）。従って，ＮチャンネルＦＥＴでは，ソース側の電位Ｖｎｉが高いほど，より高いゲート電位Ｖｎｇが必要となる。
また，ＰチャンネルＦＥＴでは，そのゲート電位ＶｐｇをそのＦＥＴに接続する電位源の電位Ｖｐｉ（Ｖ３若しくはＶ４，又は前記容量性負荷ＣＬの電位に相当）からそのＦＥＴにおける前記素子しきい値電圧Ｖｐ０を差し引いた電位（動作電圧）以下の電位とすることでＯＮ状態となる（Ｖｐｇ≦Ｖｐｉ−Ｖｐ０）。従って，ＰチャンネルＦＥＴでは，ソース側の電位Ｖｐｉが低いほど，より低いゲート電位Ｖｐｇが必要となる。
従って，図１，図２に示したように，前記スイッチング素子ＳＷ１〜ＳＷ４のうち，低電位側の電位源に接続される前記スイッチング素子ＳＷ１，ＳＷ２をＮチャンネルＦＥＴとすることにより，前記スイッチング素子ＳＷ１，ＳＷ２の動作電圧（ＯＮさせるために必要なゲート電圧）を比較的低く抑えられるので，特別に高電位の電源を設ける必要がなくなる。
また，高電位側の電位源に接続される前記スイッチング素子ＳＷ３，ＳＷ４をＰチャンネルＦＥＴとすることにより，前記スイッチング素子ＳＷ３，ＳＷ４の動作電圧（ＯＮさせるために必要なゲート電圧）を比較的高くできるので，特別に微小電圧の電源や負電圧の電源を設ける必要がなくなる。
【００１３】
図２は，半導体装置Ｘの基板断面を模式的に表した図である。
図２に示すように，半導体装置Ｘは半導体基板として構成され，Ｐ型半導体基板（Ｐ ｓｕｂ）上に，前記スイッチング素子ＳＷ１，ＳＷ２（ＮチャンネルＭＯＳＦＥＴ）を構成するそれぞれ２つのＮ＋拡散Ｓ１ｎ，Ｓ２ｎと，該それぞれ２つのＮ＋拡散Ｓ１Ｎ，Ｓ２Ｎの間に挟まれるＰ型半導体部分の表層に酸化絶縁膜Ｓ１ｚ，Ｓ２ｚを介してゲート電極Ｓ１ｇ，Ｓ２ｇが設けられている。
さらに，Ｐ型半導体基板（Ｐ ｓｕｂ）には，ＮＶ半導体層（Ｎ ｗｅｌｌ）が形成され，該Ｎ型半導体層（Ｎ ｗｅｌｌ）上に，前記スイッチング素子ＳＷ３，ＳＷ４（ＰチャンネルＭＯＳＦＥＴ）を構成するそれぞれ２つのＰ＋拡散Ｓ３ｐ，Ｓ４ｐと，該それぞれ２つのＰ＋拡散Ｓ３ｐ，Ｓ４ｐの間に挟まれるＮ型半導体部分の表層に酸化絶縁膜Ｓ３ｚ，Ｓ４ｚを介してゲート電極Ｓ３ｇ，Ｓ４ｇが設けられている。ここで，前記Ｎ＋拡散Ｓ１ｎ，Ｓ２ｎ及び前記Ｐ＋拡散Ｓ３ｐ，Ｓ４ｐが，前記スイッチング素子ＳＷ１〜ＳＷ４のゲート電極以外の電極（ソース側又はドレイン側の電極）となる。また，前記スイッチング素子ＳＷ１，ＳＷ２のバックバイアスを設定（印加）するため，前記Ｐ型半導体基板（Ｐ ｓｕｂ）がＶｓｓに接続され，前記スイッチング素子ＳＷ３，ＳＷ４のバックバイアスを設定するため，前記Ｎ型半導体層（Ｎ ｗｅｌｌ）がＶＨに接続されている。
このように，前記スイッチング素子ＳＷ１〜ＳＷ４が，単一チャンネル（Ｎチャンネルのみ又はＰチャンネルのみ）のＦＥＴであるので，従来用いられている２チャンネルのアナログスイッチ（Ｎチャンネル及びＰチャンネルの２つのＦＥＴを並列接続したアナログスイッチ）に比べ，基板上での素子の占有面積を大幅に小さくできるという効果を奏する。この効果は，負荷への前記印加電位Ｖｏの切替え段階数が多くなるほど顕著となる。
【００１４】
ここで，容量性負荷ＣＬは電力を蓄積する性質を有するため，図１に示す半導体装置Ｘに容量性負荷ＣＬを接続した場合，前記スイッチング素子ＳＷ１〜ＳＷ４により選択され，例えば，電位源の電位（即ち，前記印加電位Ｖｏ）よりも容量性負荷ＣＬの電位の方が低い場合には，前記電位源１〜４側から容量性負荷ＣＬ側へ電流が流れることにより，エネルギー（電力）が電位源より容量性負荷に移動し，容量性負荷の静電エネルギーが増加する（このように容量性負荷の静電エネルギーが増加する状態を充電過程とする），また，例えば，選択された電位源の電位Ｖｏよりも電力が蓄積した容量性負荷ＣＬの電位の方が高い場合には，選択された電位源の電位Ｖｏと容量性負荷ＣＬの電位とが等しくなるまで容量性負荷ＣＬ側から選択された前記電位源１〜４側へ電流が流れることにより，エネルギー（電力）が容量性負荷より電位源に移動し，容量性負荷の静電エネルギーが減少する（このように容量性負荷の静電エネルギーが減少する状態を放電過程とする）ことになる。即ち，前記充電過程においては，前記スイッチング素子ＳＷ１〜ＳＷ４における前記電位源１〜４側に接続された電極側がいわゆる「ソース」となり，容量性負荷ＣＬ側に接続された電極側がいわゆる「ドレイン」となる。逆に，前記放電過程においては，容量性負荷ＣＬ側に接続された電極側が「ソース」となり，前記電位源１〜４側に接続された電極側が「ドレイン」となる。そこで，前記電位源１〜４に，前記放電過程において容量性負荷ＣＬから電力（蓄積された電力）を回収する電力回収手段を設ければ，容量性負荷ＣＬに蓄積された電力を有効活用できるので，より省電力化が図れる。
【００１５】
図３は，前記電位源１〜４（以下，電位源Ｙという）（電位Ｖ１〜Ｖ４）の回路図である。
図３に示すように，前記電位源Ｙは，主電源（電位ＶＨ）に対して５つの抵抗Ｒ１〜Ｒ５を直列に接続し，さらに５つのコンデンサＣ１〜Ｃ５を前記５つの抵抗それぞれに対して並列に接続したものである。ここで，前記５つの抵抗を直列接続した末端，及び前記５つのコンデンサそれぞれの末端は接地電位Ｖｓｓに接続されている。
このような構成により，前記５つの抵抗Ｒ１〜Ｒ５のうち，最も接地電位Ｖｓｓ側に近い（前記主電源から遠い）ものから４つの抵抗Ｒ１〜Ｒ４それぞれの前記主電源側の電位Ｖ１〜Ｖ４（前記スイッチング素子ＳＷ１〜ＳＷ４それぞれに接続される電位源１〜４の電位）は，次の各式で表される。
Ｖ１＝ＶＨ×ｒ１／ｒｓｕｍ
Ｖ２＝ＶＨ×（ｒ１＋ｒ２）／ｒｓｕｍ
Ｖ３＝ＶＨ×（ｒ１＋ｒ２＋ｒ３）／ｒｓｕｍ
Ｖ４＝ＶＨ×（ｒ１＋ｒ２＋ｒ３＋ｒ４）／ｒｓｕｍ
ｒｓｕｍ＝ｒ１＋ｒ２＋ｒ３＋ｒ４＋ｒ５
これにより，Ｖｓｓ＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜ＶＨとなる。
さらに，前記各抵抗Ｒ１〜Ｒ４それぞれには，前記コンデンサＣ１〜Ｃ４が並列接続されているため，前記放電過程において，前記容量性負荷ＣＬからの電流が前記コンデンサＣ１〜Ｃ４（電力回収手段の一例）に帰還することにより，前記容量性負荷ＣＬに蓄積された電力が回収される。即ち，前記放電過程は，前記容量性負荷ＣＬに蓄えられた電力を放電する過程であるとともに，その電力の回収過程でもあることになる。このようにして前記コンデンサＣ１〜Ｃ４に帰還して蓄えられた電力は，前記充電過程において前記容量性負荷ＣＬへ供給される。このように，前記電位源Ｙによれば，前記容量性負荷ＣＬに蓄えられた電力を回収して有効活用できるのでより省電力化が可能となる。
【００１６】
次に，図４に示すタイムチャートを用いて前記充電過程及び前記放電過程（前記回収過程）における前記入力パルス信号ＣＫ，前記ゲート信号Ｇｓ１〜Ｇｓ４，前記印加電位Ｖｏ，及び前記スイッチング素子ＳＷ１〜ＳＷ４を流れるドレイン電流Ｉ１〜Ｉ４の変化について説明する。
まず，初期状態Ｐｏが，前記ゲート信号Ｇｓ１のみがＯＮ状態（前記スイッチング素子ＳＷ１のみがＯＮ状態）である場合，前記印加電位Ｖｏ＝Ｖ１となる定常状態であり，前記ドレイン電流Ｉ１〜Ｉ４はいずれも流れない。
次に，前記入力パルス信号ＣＫが入る（ＯＮする）と，前記ゲート信号Ｇｓ２のみがＯＮ状態（前記スイッチング素子ＳＷ２のみがＯＮ状態）となり，選択される前記電位源の電位が１段階高くなる（Ｖ１→Ｖ２に切り替わる）。これにより，前記容量性負荷ＣＬの充電過程Ｐｉ１に移り，前記印加電位ＶｏがＶ１→Ｖ２へ上昇する。
次の前記入力パルス信号ＣＫが入ると，前記ゲート信号Ｇｓ３のみがＯＮ状態（前記スイッチング素子ＳＷ３のみがＯＮ状態）となり，選択される前記電位源の電位がさらに１段階高くなる（Ｖ２→Ｖ３に切り替わる）。これにより，前記容量性負荷ＣＬのさらなる充電過程Ｐｉ２に移り，前記印加電位ＶｏがＶ２→Ｖ３へ上昇する。ここで，前記スイッチング素子ＳＷ３，ＳＷ４はＰチャンネルＦＥＴであるため，前記ゲート信号Ｇｓ３，Ｇｓ４の電位が下がることによってＯＮ状態となる。
さらに，次の前記入力パルス信号ＣＫが入ると，前記ゲート信号Ｇｓ４のみがＯＮ状態（前記スイッチング素子ＳＷ４のみがＯＮ状態）となり，選択される前記電位源の電位がさらに１段階高くなる（Ｖ３→Ｖ４に切り替わる）。これにより，前記容量性負荷ＣＬのさらなる充電過程Ｐｉ３に移り，前記印加電位ＶｏがＶ３→Ｖ４へ上昇する。
この状態で次の前記入力パルス信号ＣＫが入ると，前記ゲート信号Ｇｓ３のみがＯＮ状態（前記スイッチング素子ＳＷ３のみがＯＮ状態）となり，選択される前記電位源の電位が１段階低くなる（Ｖ４→Ｖ３に切り替わる）。これにより，前記容量性負荷ＣＬの放電過程Ｐｏ１に移り，前記印加電位ＶｏがＶ４→Ｖ３へ下降する。このとき，電流が前記容量性負荷ＣＬから前記電位源３側へ流れるので，前記コンデンサＣ３に前記容量性負荷ＣＬに蓄えられていた電力が回収される。
そして，次の前記入力パルス信号ＣＫが入ると，前記ゲート信号Ｇｓ２のみがＯＮ状態（前記スイッチング素子ＳＷ２のみがＯＮ状態）となり，選択される前記電位源の電位がさらに１段階低くなる（Ｖ３→Ｖ２に切り替わる）。これにより，前記容量性負荷ＣＬの次の放電過程Ｐｏ２に移り，前記印加電位ＶｏがＶ３→Ｖ２へ下降する。このとき，前記コンデンサＣ２に前記容量性負荷ＣＬに蓄えられていた電力が回収される。
さらに，次の前記入力パルス信号ＣＫが入ると，前記ゲート信号Ｇｓ１のみがＯＮ状態（前記スイッチング素子ＳＷ１のみがＯＮ状態）となり，選択される前記電位源の電位がさらに１段階低くなる（Ｖ２→Ｖ１に切り替わる）。これにより，前記容量性負荷ＣＬの次の放電過程Ｐｏ３に移り，前記印加電位ＶｏがＶ２→Ｖ１へ下降する。このとき，前記コンデンサＣ１に前記容量性負荷ＣＬに蓄えられていた電力が回収される。この放電過程Ｐｏ３が終了した状態は，前記コンデンサＣ１〜Ｃ４に電力が蓄積されていること以外は，前記初期状態Ｐｏと同じ状態であり，さらに前記入力パルス信号ＣＫが入ると，前述したように前記充電過程Ｐｉ１以降の状態遷移が繰り返される。このとき，前記充電過程Ｐｉ１〜Ｐｉ３において，前記コンデンサＣ１〜Ｃ４に蓄積された電力が前記容量性負荷ＣＬの充電に用いられる。
【００１７】
【実施例】
前記多値出力半導体装置Ｘでは，複数の前記スイッチング素子ＳＷ１〜ＳＷ４を全て単一チャンネルのＦＥＴで構成したが，これに限るものでなく，例えば，複数のスイッチング素子のうち，相対的に中間付近の電位の電位源に接続されるスイッチング素子の１又は複数を，Ｎチャンネル及びＰチャンネルの２つのＦＥＴ（ＭＯＳ型）を並列接続して両者のゲート電極をインバータで接続したアナログスイッチ（従来用いられているスイッチング素子）としてもよい。
図５は，５つの電位源（電位Ｖ１〜Ｖ５）それぞれに接続された５つのスイッチング素子ＳＷ１ａ〜ＳＷ５ａを具備する実施例である多値出力半導体装置Ｘ１の回路図である。この多値出力半導体装置Ｘ１では，５つの前記スイッチング素子ＳＷ１ａ〜ＳＷ５ａのうち，相対的に中間の電位の電位源に接続されるスイッチング素子ＳＷ３ａとして，Ｎチャンネル及びＰチャンネルの２つのＭＯＳＦＥＴを並列接続して両者のゲート電極をインバータＩｖで接続したアナログスイッチを用いたものである。その他の構成については，前述した実施の形態と同様であるので説明を省略する。
図５に示すような構成とすることにより，スイッチング素子の占有面積は前述した実施の形態の構成（図１）よりや若干増加するものの，中間電位Ｖ３の電位源について，前記スイッチング素子ＳＷ３ａを構成するＮチャンネルＭＯＳＦＥＴ，ＰチャンネルＭＯＳＦＥＴのいずれか一方が動作（ＯＮ）すれば通電可能となり，ゲート信号Ｇｓ３の動作電位の設計許容幅が広がるので，安定した充放電過程の実現が可能となる。
【００１８】
また，複数の前記スイッチング素子に接続する電位源の電位源の１つを接地電位とする（即ち，前記スイッチング素子のうちの１つにおいて１つの電極を接地する）ことも考えられる。この場合，ＮチャンネルＦＥＴが用いられる前記スイッチング素子のバックバイアスは，接地電位（ＧＮＤ）ではなく前記電位源のうちの最低電位Ｖ１と等しい，若しくはそれよりも低い電位（負電位のＶｓｓ）に設定する。
これにより，前記容量性負荷ＣＬに蓄積された電力を完全放電することができる。
図６は，図５に示した前記多値出力半導体装置Ｘ１の前記スイッチング素子ＳＷ３ａに接続する電位源の電位を接地電位とする（即ち，前記スイッチング素子ＳＷ３ａにおける１つの電極を接地する）ことにより，電位源の電位を正負に渡る交番電位とした場合における前記印加電位Ｖｏの変化を表すタイムチャートの例である。
図５に示すタイムチャートを図４に示す前記印加電位Ｖｏのタイムチャートと比較すると，図４では前記印加電位Ｖｏは常にＶ１以上であり，常に前記容量性負荷ＣＬに電力が蓄積された状態となるが，前記スイッチング素子の１つを接地電位に接続することにより，前記印加電位Ｖｏを接地電位にすることができるので，前記容量性負荷ＣＬに蓄積された電力を完全放電できることがわかる。
【００１９】
前述したように，本発明は，負荷への前記印加電位Ｖｏの切替え段階数が多くなるほど装置の小型化の効果が大きい。
図７は，前記印加電位Ｖｏを９段階に切替え可能とする場合の電位源Ｙ１（定電圧の電源）の回路図の実施例である。
本実施例に係る電位源Ｙ１は，主電源（電圧Ｖｈ）にＯＮ状態（動作状態）としたトランジスタＱ１を介して１０個の抵抗Ｒｓを直列に接続し，該１０個の抵抗Ｒｓのうち，前記主電源に対して遠いものから９個の抵抗Ｒｓそれぞれに対し，９個のコンデンサＣｃ（電力回収手段の一例）を並列に接続したものである。前記主電源に対して最も遠い前記抵抗Ｒｓの一端（前記主電源と反対側），及び前記コンデンサＣｃそれぞれの一端（前記抵抗Ｒｓと反対側）は接地する。これにより，図３で示した場合と同様に，最も接地側に近い（前記主電源から遠い）ものから９個の抵抗Ｒｓそれぞれの前記主電源側の電位Ｖ１〜Ｖ９（前記スイッチング素子それぞれに接続される電位源の電位）は，ＶＳＳ＜Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖｈを満たすこととなる。
このような前記電位源Ｙ１を電源とする多値出力半導体装置は，前記多値出力半導体装置Ｘ，Ｘ１（図１，図５参照）と同様の考え方により，前記スイッチング素子ＳＷ１〜４，ＳＷ１ａ〜５ａの数を９つに増設したものである。図７では，前記電位源Ｙ１に対応する多値出力半導体装置の回路構成は省略（簡略化して図示）しているが，例えば，前記多値出力半導体装置Ｘ１（図５）と同様に，低電位側の４つの前記スイッチング素子をＮチャンネルＭＯＳＦＥＴとし，高電位側の４つの前記スイッチング素子をＰチャンネルＭＯＳＦＥＴとし，中間電位の１つの前記スイッチング素子をＮチャンネル及びＰチャンネルの２個のＭＯＳＦＥＴを並列接続して両者のゲート電極をインバータＩｖで接続した従来のアナログスイッチとして構成することが考えられる。もちろん，前記多値出力半導体装置Ｘ（図１）と同様に，アナログスイッチを用いることなく，低電位側の前記スイッチング素子（例えば４つ又は５つの素子）をＮチャンネルＭＯＳＦＥＴとし，残りをＰチャンネルＭＯＳＦＥＴとしてもよく，全てをＮチャンネルＭＯＳＦＥＴ或いは全てをＰチャンネルＭＯＳＦＥＴとすることも考えられる。
これにより，前記容量性負荷ＣＬへの前記印加電位Ｖｏを９段階に切替えることが可能となる。
この他にも，例えば，複数の容量性負荷に対してそれぞれ独立した多値電位源を供給する必要がある場合等には，前記多値出力半導体装置Ｘを複数集積化（例えば，多層化基板とする等）した多値出力半導体装置とすることが考えられる。これにより，より小型化が図れる。
【００２０】
また，実施の形態及び実施例に示した多値出力半導体装置は，インク吐出用ノズルの圧力調節を行う圧電振動子を具備するインクジェット記録装置に適用すれば好適である。この場合，一般的なインクジェット記録装置において，アナログスイッチを用いた従来の多値出力半導体装置を前記多値出力半導体装置Ｘ，Ｘ１に置き換え，前記容量性負荷ＣＬとして前記圧電振動子を接続すればよい。
【００２１】
【発明の効果】
以上説明したように，本発明によれば，単一チャンネルのＦＥＴをスイッチング素子として用いることによって多値出力半導体装置を小型化でき，さらに接続される容量性負荷に蓄積された電力をその放電時に回収することによって省電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る多値出力半導体装置Ｘの回路図。
【図２】本発明の実施の形態に係る多値出力半導体装置Ｘの基板断面を模式的に表した図。
【図３】本発明の実施の形態に係る多値出力半導体装置Ｘへ電源を供給する電位源の回路図。
【図４】本発明の実施の形態に係る多値出力半導体装置Ｘによる容量性負荷の充電及び放電の過程を表すタイムチャート。
【図５】本発明の実施例に係る多値出力半導体装置Ｘ１の回路図。
【図６】本発明の実施例に係る多値出力半導体装置Ｘ１におけるスイッチング素子の１つに接地電位を接続した場合の容量性負荷への印加電位の変化を表すタイムチャート。
【図７】本発明の実施例に係る多値出力半導体装置の電位源の回路図。
【符号の説明】
ＳＷ１〜４，ＳＷ１ａ〜ＳＷ５ａ…スイッチング素子（単一チャンネルのＦＥＴ）
ＣＬ…容量性負荷
Ｙ，Ｙ１…電位源
ＶＨ，Ｖｈ…主電源電圧
Ｖｏ…印加電位
Ｖ１〜Ｖ９…電位源（電源）の電圧
Ｉ１〜Ｉ４…ドレイン電流
ＣＫ…入力パルス信号
Ｖｓｓ…接地電位
ＧＴ…ゲート駆動回路
Ｇｓ１〜Ｇｓ５…ゲート信号
Ｓ１ｎ，Ｓ２ｎ…Ｎ＋拡散
Ｓ３ｐ，Ｓ４ｐ…Ｐ＋拡散
Ｓ１ｚ〜Ｓ４ｚ…酸化絶縁膜
Ｓ１ｇ〜Ｓ４ｇ…ゲート電極
Ｐｉ１〜Ｐｉ３…充電過程
Ｐｏ１〜Ｐｏ３…放電過程（電力回収過程）
Claims (8)
- 電位の異なる複数の電源それぞれに接続され半導体上に形成された複数のスイッチング素子により，前記電源のいずれかを選択して所定の容量性負荷への印加電位を複数段階に切り替える多値出力半導体装置において，
前記スイッチング素子の１又は複数が単一チャンネルの電界効果型トランジスタからなることを特徴とする多値出力半導体装置。 - 前記単一チャンネルの電界効果型トランジスタのうち，
複数の前記電源のうち低電位側の前記電源に接続されるものにＮチャンネル電界効果型トランジスタを有しており，高電位側の前記電源に接続されるものにＰチャンネル電界効果型トランジスタを有している請求項１に記載の多値出力半導体装置。 - 前記Ｎチャンネル電界効果型トランジスタのバックバイアスが前記電源の電位のうちの最低電位と等しい，若しくはそれよりも低い電位に設定されてなる請求項２に記載の多値出力半導体装置。
- 前記Ｐチャンネル電界効果型トランジスタのバックバイアスが前記電源の電位のうちの最高電位と等しい，若しくはそれよりも高い電位に設定されてなる請求項２又は３のいずれかに記載の多値出力半導体装置。
- 複数の前記電源のうちの１つの電位が，接地電位である請求項１〜４のいずれかに記載の多値出力半導体装置。
- 請求項１〜５のいずれかに記載の多値出力半導体装置を複数集積化してなる多値出力半導体装置。
- 前記電源と前記容量性負荷とが接続され，かつ，容量性負荷が放電過程であるときに，該電源が該容量性負荷から電力を回収する電力回収手段を具備してなる請求項１〜６のいずれかに記載の多値出力半導体装置。
- インク吐出用ノズルの圧力調節を行う圧電振動子を具備するインクジェット記録装置において，
請求項１〜７のいずれかに記載の多値出力半導体装置を具備し，
前記容量性負荷が，前記圧電振動子であることを特徴とするインクジェット記録装置。
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