JPH0716004B2 - 半導体入力保護素子 - Google Patents
半導体入力保護素子Info
- Publication number
- JPH0716004B2 JPH0716004B2 JP63067915A JP6791588A JPH0716004B2 JP H0716004 B2 JPH0716004 B2 JP H0716004B2 JP 63067915 A JP63067915 A JP 63067915A JP 6791588 A JP6791588 A JP 6791588A JP H0716004 B2 JPH0716004 B2 JP H0716004B2
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- JP
- Japan
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- drain region
- region
- transistor
- resistance
- internal circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置分野に利用される。
本発明はそれぞれゲート電極がソース領域に接続された
ＮチャネルMOSトランジスタ（以下、NMOSトランジスタ
という。）と、ＰチャネルMOSトランジスタ（以下、PMO
Sトランジスタという。）とが縦続接続された、チャネ
ルレス型の半導体入力保護素子に関し、特に耐放射線性
を有する半導体入力保護素子に関する。
ＮチャネルMOSトランジスタ（以下、NMOSトランジスタ
という。）と、ＰチャネルMOSトランジスタ（以下、PMO
Sトランジスタという。）とが縦続接続された、チャネ
ルレス型の半導体入力保護素子に関し、特に耐放射線性
を有する半導体入力保護素子に関する。
本発明は、それぞれゲート電極がソース領域に接続され
たＮチャネルMOSトランジスタとＰチャネルMOSトランジ
スタとが縦続接続されたチャネルレス型の半導体入力保
護素子において、 各MOSトランジスタのドレイン領域をゲート領域を介し
てソース領域で取り囲まれた構造とし、前記ドレイン領
域の一部分を拡散抵抗層としたドレイン領域配線を、抵
抗層を介して内部回線入力端へそれぞれ接続することに
より、 耐放射線性ならびに耐サージ性の向上を図ったものであ
る。
たＮチャネルMOSトランジスタとＰチャネルMOSトランジ
スタとが縦続接続されたチャネルレス型の半導体入力保
護素子において、 各MOSトランジスタのドレイン領域をゲート領域を介し
てソース領域で取り囲まれた構造とし、前記ドレイン領
域の一部分を拡散抵抗層としたドレイン領域配線を、抵
抗層を介して内部回線入力端へそれぞれ接続することに
より、 耐放射線性ならびに耐サージ性の向上を図ったものであ
る。
近年、半導体集積回路は、宇宙空間および原子炉周辺等
で使用される場合が増している。こうした環境下で用い
られる半導体集積回路は種々の放射線損傷を受け、短時
間のうちに特性変動を起こし、集積回路の機能が失われ
る。また高度の信頼性を保証する上で特に重要な静電サ
ージ保護用装置もその例外でなく、集積回路の動作機能
に支障をきたす場合がある。
で使用される場合が増している。こうした環境下で用い
られる半導体集積回路は種々の放射線損傷を受け、短時
間のうちに特性変動を起こし、集積回路の機能が失われ
る。また高度の信頼性を保証する上で特に重要な静電サ
ージ保護用装置もその例外でなく、集積回路の動作機能
に支障をきたす場合がある。
第３図（ａ）は従来例のオフチャネルトランジスタ型の
半導体入力保護素子の上部保護膜を除外した状態の要部
を示す上面図、第３図（ｂ）はそのＸ−Ｘ′断面図およ
び第３図（ｃ）はそのＹ−Ｙ′断面図である。第３図
（ａ）、（ｂ）および（ｃ）において、アルミニューム
からなる入力パッド１の近傍にオフチャネル型のNMOSト
ランジスタ２およびオフチャネル型のPMOSトランジスタ
８が配設される。NMOSトランジスタ２のゲート電極３は
N+ソース領域４とはソース領域配線７により接続され同
電位になっており、NMOSトランジスタ２はオフ状態に保
たれる。N+ドレイン領域５は入力パッド１とドレイン領
域配線６により接続され、さらに配線19により内部回路
入力端14に接続される。
半導体入力保護素子の上部保護膜を除外した状態の要部
を示す上面図、第３図（ｂ）はそのＸ−Ｘ′断面図およ
び第３図（ｃ）はそのＹ−Ｙ′断面図である。第３図
（ａ）、（ｂ）および（ｃ）において、アルミニューム
からなる入力パッド１の近傍にオフチャネル型のNMOSト
ランジスタ２およびオフチャネル型のPMOSトランジスタ
８が配設される。NMOSトランジスタ２のゲート電極３は
N+ソース領域４とはソース領域配線７により接続され同
電位になっており、NMOSトランジスタ２はオフ状態に保
たれる。N+ドレイン領域５は入力パッド１とドレイン領
域配線６により接続され、さらに配線19により内部回路
入力端14に接続される。
一方、PMOSトランジスタ８のゲート電極９はソース領域
配線11により接続されP+ソース領域10と同電位になって
おり、PMOSトランジスタ８はオフ状態に保たれる。P+ド
レイン領域11は入力パッド１とドレイン領域配線12によ
り接続され、さらに配線19により内部回路入力端14に接
続される。
配線11により接続されP+ソース領域10と同電位になって
おり、PMOSトランジスタ８はオフ状態に保たれる。P+ド
レイン領域11は入力パッド１とドレイン領域配線12によ
り接続され、さらに配線19により内部回路入力端14に接
続される。
この型の入力保護装置は、特に急峻なサージに対して効
果的であり常用されている。
果的であり常用されている。
なお、第１図において、15はＮウェル領域、16はフィー
ルド酸化膜、17は層間絶縁膜および18はＰ型シリコン基
板である。
ルド酸化膜、17は層間絶縁膜および18はＰ型シリコン基
板である。
しかし、放射線といった特殊環境下では、シリコン酸化
膜の正電荷の蓄積に起因して特にNMOSトランジスタ内リ
ークパスが生じ、その度合が大きい場合には、内部回路
の動作に支障をきたし保護効果が発揮できない欠点があ
った。
膜の正電荷の蓄積に起因して特にNMOSトランジスタ内リ
ークパスが生じ、その度合が大きい場合には、内部回路
の動作に支障をきたし保護効果が発揮できない欠点があ
った。
放射線の目的は、放射線被ばく下においても充分に耐サ
ージ性を有する半導体入力保護装置を提供することにあ
る。
ージ性を有する半導体入力保護装置を提供することにあ
る。
〔問題点を解決するための手段〕 本発明は、入力パッドと、内部回路入力端と、前記入力
パッドの近傍に配置されゲート電極がソース領域にそれ
ぞれ接続されたＮチャネルMOSトランジスタおよびＰチ
ャネルMOSトランジスタとを含む半導体入力保護素子に
おいて、前記ＮチャネルMOSトランジスタおよび前記Ｐ
チャネルMOSトランジスタは、前記ゲート電極下のゲー
ト領域を介して前記ソース領域に取り囲まれたドレイン
領域と、このドレイン領域の一端が前記入力パッドに接
続され前記ドレイン領域の一部分を除いてその他端から
取り出されたドレイン領域配線とをそれぞれ有し、各ド
レイン領域配線と前記内部回路入力端間にそれぞれ接続
された抵抗層を設けたことを特徴とする。
パッドの近傍に配置されゲート電極がソース領域にそれ
ぞれ接続されたＮチャネルMOSトランジスタおよびＰチ
ャネルMOSトランジスタとを含む半導体入力保護素子に
おいて、前記ＮチャネルMOSトランジスタおよび前記Ｐ
チャネルMOSトランジスタは、前記ゲート電極下のゲー
ト領域を介して前記ソース領域に取り囲まれたドレイン
領域と、このドレイン領域の一端が前記入力パッドに接
続され前記ドレイン領域の一部分を除いてその他端から
取り出されたドレイン領域配線とをそれぞれ有し、各ド
レイン領域配線と前記内部回路入力端間にそれぞれ接続
された抵抗層を設けたことを特徴とする。
ドレイン領域は、ゲート電極がソース領域と同電位に保
たれフローティングされたゲート領域により取り囲まれ
ているので、たとえ放射線被ばくによりNMOSトランジス
タのフィールド絶縁膜直下にN+の反転層が形成されたと
しても、前記ゲート領域に遮られて前記ドレイン領域に
到達することができない。すなわちリークパスは完全に
しゃ断される。また、同様に外部からのリークならびに
ラッチトリガ電流も前記ソース領域に吸収される。
たれフローティングされたゲート領域により取り囲まれ
ているので、たとえ放射線被ばくによりNMOSトランジス
タのフィールド絶縁膜直下にN+の反転層が形成されたと
しても、前記ゲート領域に遮られて前記ドレイン領域に
到達することができない。すなわちリークパスは完全に
しゃ断される。また、同様に外部からのリークならびに
ラッチトリガ電流も前記ソース領域に吸収される。
さらに、ドレイン領域配線が設けられない前記ドレイン
領域の一部分が示す拡散抵抗、および前記ドレイン領域
配線と内部回路入力端間に接続された抵抗層は、ともに
ドレイン直列抵抗として内部回路入力端に挿入されるの
でサージ電流を制限する。また前記拡散抵抗はクランプ
抵抗としても動作する。
領域の一部分が示す拡散抵抗、および前記ドレイン領域
配線と内部回路入力端間に接続された抵抗層は、ともに
ドレイン直列抵抗として内部回路入力端に挿入されるの
でサージ電流を制限する。また前記拡散抵抗はクランプ
抵抗としても動作する。
従って、本発明によれば、耐放射線性ならびに耐サージ
性の向上が可能となる。
性の向上が可能となる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）は本発明の一実施例の要部を示す上面図で
上部保護膜を取外した状態におけるものである。また第
１図（ｂ）は第１図（ａ）のＸ−Ｘ′断面図および第１
図（ｃ）は第１図（ａ）のＹ−Ｙ′断面図である。
上部保護膜を取外した状態におけるものである。また第
１図（ｂ）は第１図（ａ）のＸ−Ｘ′断面図および第１
図（ｃ）は第１図（ａ）のＹ−Ｙ′断面図である。
本実施例は、入力パッド１と、内部回路入力端14と、入
力パッド１の近傍に配置されゲート電極３および９がN+
ソース領域４およびP+ソース領域12にソース領域配線７
および13によりそれぞれ接続されたNMOSトランジスタ２
およびPMOSトランジスタ８とを含む半導体入力保護素子
において、 NMOSトランジスタ２およびPMOSトランジスタ８は、ゲー
ト電極３および９下のゲート領域3aおよび9aを介してN+
ソース領域４およびP+ソース領域10に取り囲まれたN+ド
レイン領域５およびP+ドレイン領域11と、このN+ドレイ
ン領域５およびP+ドレイン領域11の一端を入力パッド１
に接続しN+ドレイン領域５およびP+ドレイン領域11の一
部分を除いてその他端から取り出されたドレイン領域配
線６および12を有し、各ドレイン領域配線６および12と
内部回路入力端14間に接続された抵抗層19aおよび19bを
それぞれ設けたものである。
力パッド１の近傍に配置されゲート電極３および９がN+
ソース領域４およびP+ソース領域12にソース領域配線７
および13によりそれぞれ接続されたNMOSトランジスタ２
およびPMOSトランジスタ８とを含む半導体入力保護素子
において、 NMOSトランジスタ２およびPMOSトランジスタ８は、ゲー
ト電極３および９下のゲート領域3aおよび9aを介してN+
ソース領域４およびP+ソース領域10に取り囲まれたN+ド
レイン領域５およびP+ドレイン領域11と、このN+ドレイ
ン領域５およびP+ドレイン領域11の一端を入力パッド１
に接続しN+ドレイン領域５およびP+ドレイン領域11の一
部分を除いてその他端から取り出されたドレイン領域配
線６および12を有し、各ドレイン領域配線６および12と
内部回路入力端14間に接続された抵抗層19aおよび19bを
それぞれ設けたものである。
なお、第１図（ａ）、（ｂ）および（ｃ）において、15
はＮウェル領域、16はフィールド酸化膜、17は層間絶縁
膜および18はＰ型シリコン基板である。
はＮウェル領域、16はフィールド酸化膜、17は層間絶縁
膜および18はＰ型シリコン基板である。
また、本実施例は通常のMOS技術を用いて次のように簡
単に製作される。
単に製作される。
まず、Ｐ型シリコン基板18の一主面にＮウェル15を形成
し、次いで、N+ソース領域４およびN+ドレイン領域５
と、P+ソース領域10およびP+ドレイン領域11とを形成
し、ゲート酸化膜を介して例えば多結晶シリコンからな
るゲート電極３および９を形成し、さらに例えば多結晶
シリコンからなる抵抗層19aおよび19bを形成する。その
後、全面に層間絶縁膜17を被覆し、その表面上に、スル
ーホールを通して例えばアルミニュムからなるソース領
域配線７および13とドレイン領域配線６および12と、内
部回路入力端14とを形成し、さらに例えばアルミニュム
からなるパッド１を形成する。そして、第１図（ａ）、
（ｂ）および（ｃ）では示していないけれども、パッド
１の周辺部を含む全面に保護膜が形成される。
し、次いで、N+ソース領域４およびN+ドレイン領域５
と、P+ソース領域10およびP+ドレイン領域11とを形成
し、ゲート酸化膜を介して例えば多結晶シリコンからな
るゲート電極３および９を形成し、さらに例えば多結晶
シリコンからなる抵抗層19aおよび19bを形成する。その
後、全面に層間絶縁膜17を被覆し、その表面上に、スル
ーホールを通して例えばアルミニュムからなるソース領
域配線７および13とドレイン領域配線６および12と、内
部回路入力端14とを形成し、さらに例えばアルミニュム
からなるパッド１を形成する。そして、第１図（ａ）、
（ｂ）および（ｃ）では示していないけれども、パッド
１の周辺部を含む全面に保護膜が形成される。
第２図は本実施例の等価回路図である。すなわち、ゲー
トがソースに接続されたNMOSトランジスタ２とPMOSトラ
ンジスタ３とが、それぞれドレイン領域配線６および12
が設けられないN+ドレイン領域５およびP+ドレイン領域
11からなる拡散抵抗21および22を介してそのドレインが
共通接続され、パッド１に接続され、さらに抵抗層19a
と19bとの並列合成抵抗である合成抵抗20を介して内部
回路入力端14へ接続される。そして、入力パッド１に印
加されたサージをNMOSトランジスタおよびまたはPMOSト
ランジスタへ吸収することにより内部回路を保護する動
作を行う。
トがソースに接続されたNMOSトランジスタ２とPMOSトラ
ンジスタ３とが、それぞれドレイン領域配線６および12
が設けられないN+ドレイン領域５およびP+ドレイン領域
11からなる拡散抵抗21および22を介してそのドレインが
共通接続され、パッド１に接続され、さらに抵抗層19a
と19bとの並列合成抵抗である合成抵抗20を介して内部
回路入力端14へ接続される。そして、入力パッド１に印
加されたサージをNMOSトランジスタおよびまたはPMOSト
ランジスタへ吸収することにより内部回路を保護する動
作を行う。
本発明の特徴は、第１図（ａ）、（ｂ）および（ｃ）に
おいて、NMOSトランジスタ２のN+ドレイン領域５および
PMOSトランジスタ８のP+ドレイン領域11が、N+ソース領
域４およびP+ソース領域10に接続されたゲート電極３お
よび９に包囲され、N+ソース領域４およびP+ソース領域
10とN+ドレイン領域５とP+ドレイン領域11とをゲート領
域3aおよび9aで分離する構造にしたことが第一点、さら
にN+ドレイン領域５およびP+ドレイン領域11の一部分が
それぞれ拡散抵抗21および22として用いた点が第二点、
また抵抗層19aおよび19bがそれぞれN+ドレイン領域５お
よびP+ドレイン領域11の他端より内部回路入力端14に接
続した点が第三点である。
おいて、NMOSトランジスタ２のN+ドレイン領域５および
PMOSトランジスタ８のP+ドレイン領域11が、N+ソース領
域４およびP+ソース領域10に接続されたゲート電極３お
よび９に包囲され、N+ソース領域４およびP+ソース領域
10とN+ドレイン領域５とP+ドレイン領域11とをゲート領
域3aおよび9aで分離する構造にしたことが第一点、さら
にN+ドレイン領域５およびP+ドレイン領域11の一部分が
それぞれ拡散抵抗21および22として用いた点が第二点、
また抵抗層19aおよび19bがそれぞれN+ドレイン領域５お
よびP+ドレイン領域11の他端より内部回路入力端14に接
続した点が第三点である。
本実施例によると、まずNMOSトランジスタ２内リークパ
スはなくなる。すなわちドレインからソースに至る経路
はフローティングしたゲートに完全にしゃ断される。ま
た、外部からのリーク（フィールド酸化膜16下の反転性
リーク）を周辺部ソースによりしゃへいできる。さらに
同ソースはいわゆるラッチトリガ電流の吸収層としての
役割りも充分に果たす。
スはなくなる。すなわちドレインからソースに至る経路
はフローティングしたゲートに完全にしゃ断される。ま
た、外部からのリーク（フィールド酸化膜16下の反転性
リーク）を周辺部ソースによりしゃへいできる。さらに
同ソースはいわゆるラッチトリガ電流の吸収層としての
役割りも充分に果たす。
さらに拡散抵抗21および22および抵抗層19aおよび19bよ
りなる合成抵抗20よりサージ電流は制限され、内部回路
がそれらノイズより保護される。そして拡散抵抗21およ
び22はクランプ能力を兼ね備えその効果が相乗される。
また、抵抗層19aおよび19bは等価的に並列接続となり、
その実行抵抗は1/2となり特に回路の遅延が問題になる
際は有効である。
りなる合成抵抗20よりサージ電流は制限され、内部回路
がそれらノイズより保護される。そして拡散抵抗21およ
び22はクランプ能力を兼ね備えその効果が相乗される。
また、抵抗層19aおよび19bは等価的に並列接続となり、
その実行抵抗は1/2となり特に回路の遅延が問題になる
際は有効である。
本実施例では、例えば１×106RADといった高線量領域で
も、リークは１μＡ以下に抑えられ、さらにMILSTD（米
国陸軍標準規格）の静電耐量試験では2KV以上が保証さ
れる。
も、リークは１μＡ以下に抑えられ、さらにMILSTD（米
国陸軍標準規格）の静電耐量試験では2KV以上が保証さ
れる。
以上、説明したように、本発明によれば、従来の製造技
術を用いて簡単に製造できる耐放射線性ならびに耐サー
ジ性の向上した半導体入力保護素子を得ることができ、
その効果は大である。
術を用いて簡単に製造できる耐放射線性ならびに耐サー
ジ性の向上した半導体入力保護素子を得ることができ、
その効果は大である。
第１図（ａ）は本発明の一実施例の要部を示す上面図、
第１図（ｂ）はそのＸ−Ｘ′断面図、第１図（ｃ）はそ
のＹ−Ｙ′断面図。 第２図は本発明の一実施例の等価回路図。 第３図（ａ）は従来例の要部を示す上面図、第３図
（ｂ）はそのＸ−Ｘ′断面図、第３図（ｃ）はそのＹ−
Ｙ′断面図。 １…入力パッド、２…NMOSトランジスタ、３、９…ゲー
ト電極、3a、9a…ゲート領域、４…N+ソース領域、５…
N+ドレイン領域、６、12…ドレイン領域配線、７、13…
ソース領域配線、８…PMOSトランジスタ、10…P+ソース
領域、11…P+ドレイン領域、14…内部回路入力端、15…
Ｎウェル領域、16…フィールド酸化膜、17…層間絶縁
膜、18…Ｐ型シリコン基板、19a、19b…抵抗層、20…合
成抵抗、21、22…拡散抵抗。
第１図（ｂ）はそのＸ−Ｘ′断面図、第１図（ｃ）はそ
のＹ−Ｙ′断面図。 第２図は本発明の一実施例の等価回路図。 第３図（ａ）は従来例の要部を示す上面図、第３図
（ｂ）はそのＸ−Ｘ′断面図、第３図（ｃ）はそのＹ−
Ｙ′断面図。 １…入力パッド、２…NMOSトランジスタ、３、９…ゲー
ト電極、3a、9a…ゲート領域、４…N+ソース領域、５…
N+ドレイン領域、６、12…ドレイン領域配線、７、13…
ソース領域配線、８…PMOSトランジスタ、10…P+ソース
領域、11…P+ドレイン領域、14…内部回路入力端、15…
Ｎウェル領域、16…フィールド酸化膜、17…層間絶縁
膜、18…Ｐ型シリコン基板、19a、19b…抵抗層、20…合
成抵抗、21、22…拡散抵抗。
Claims (1)
- 【請求項１】入力パッド（１）と、内部回路入力端（1
4）と、前記入力パッドの近傍に配置されゲート電極
（３、９）がソース領域（４、10）にそれぞれ接続され
たＮチャネルMOSトランジスタ（２）およびＰチャネルM
OSトランジスタ（８）とを含む半導体入力保護素子にお
いて、 前記ＮチャネルMOSトランジスタおよび前記ＰチャネルM
OSトランジスタは、前記ゲート電極下のゲート領域（3
a、9a）を介して前記ソース領域に取り囲まれたドレイ
ン領域（５、11）と、このドレイン領域の一端が前記入
力パッドに接続され前記ドレイン領域の一部分を除いて
その他端から取り出されたドレイン領域配線（６、12）
とをそれぞれ有し、 各ドレイン領域配線と前記内部回路入力端間にそれぞれ
接続された抵抗層（19a、19b）を設けた ことを特徴とする半導体入力保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067915A JPH0716004B2 (ja) | 1988-03-22 | 1988-03-22 | 半導体入力保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63067915A JPH0716004B2 (ja) | 1988-03-22 | 1988-03-22 | 半導体入力保護素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01239966A JPH01239966A (ja) | 1989-09-25 |
| JPH0716004B2 true JPH0716004B2 (ja) | 1995-02-22 |
Family
ID=13358679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63067915A Expired - Lifetime JPH0716004B2 (ja) | 1988-03-22 | 1988-03-22 | 半導体入力保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0716004B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3189327B2 (ja) * | 1991-10-08 | 2001-07-16 | ソニー株式会社 | 電荷検出装置 |
-
1988
- 1988-03-22 JP JP63067915A patent/JPH0716004B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01239966A (ja) | 1989-09-25 |
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