JPH1154606A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1154606A JPH1154606A JP9208948A JP20894897A JPH1154606A JP H1154606 A JPH1154606 A JP H1154606A JP 9208948 A JP9208948 A JP 9208948A JP 20894897 A JP20894897 A JP 20894897A JP H1154606 A JPH1154606 A JP H1154606A
- Authority
- JP
- Japan
- Prior art keywords
- electric field
- field shielding
- semiconductor device
- gate electrode
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Storage Device Security (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 トランジスタを構成要素に含む集積回路の回
路状態の情報漏洩や改竄を阻止できるようにする。 【解決手段】 ｎチャネル形ＭＯＳトランジスタ１０３
は、電界遮蔽型素子間分離構造１０４により３つに分離
された領域に配置されている。この電界遮蔽型素子間分
離構造１０４は、ゲート酸化膜１０６と、電界遮蔽用ゲ
ート電極１０７から構成されている。また、電界遮蔽型
素子間分離構造１０４には、層間絶縁膜１０５を貫通し
たビアホール１０９を介し、最上層に配置する電界遮蔽
接続用配線１１０がそれぞれ電気的に接続され、電位が
供給されている。この電界遮蔽接続用配線１１０は、す
べての電界遮蔽型素子間分離構造１０４に接地電位を供
給する。また、電界遮蔽接続用配線１１０は、少なくと
も２つ以上備えられている。
路状態の情報漏洩や改竄を阻止できるようにする。 【解決手段】 ｎチャネル形ＭＯＳトランジスタ１０３
は、電界遮蔽型素子間分離構造１０４により３つに分離
された領域に配置されている。この電界遮蔽型素子間分
離構造１０４は、ゲート酸化膜１０６と、電界遮蔽用ゲ
ート電極１０７から構成されている。また、電界遮蔽型
素子間分離構造１０４には、層間絶縁膜１０５を貫通し
たビアホール１０９を介し、最上層に配置する電界遮蔽
接続用配線１１０がそれぞれ電気的に接続され、電位が
供給されている。この電界遮蔽接続用配線１１０は、す
べての電界遮蔽型素子間分離構造１０４に接地電位を供
給する。また、電界遮蔽接続用配線１１０は、少なくと
も２つ以上備えられている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
もので、特にＩＣカード等に利用されて個人のプライバ
シーや金銭などの重要な情報を記憶および処理する機能
を備えた半導体装置に関する。
もので、特にＩＣカード等に利用されて個人のプライバ
シーや金銭などの重要な情報を記憶および処理する機能
を備えた半導体装置に関する。
【０００２】
【従来の技術】半導体装置上の集積回路の機能、動作方
式、回路方式、回路パタン、記憶データ等を解析するた
めに、従来より、半導体装置上に設けられた外部接続用
の端子に電源を供給してＩＣテスターなどで端子の信号
の入出力を測定する方法がある。また、それら解析のた
めに、さらに一歩進んで、外部接続用端子に現れない信
号を集積回路内部の配線上で観測する方法がある。ここ
で、その後者の方法では、次に示すようにしてＩＣの解
析を行うようにしている。
式、回路方式、回路パタン、記憶データ等を解析するた
めに、従来より、半導体装置上に設けられた外部接続用
の端子に電源を供給してＩＣテスターなどで端子の信号
の入出力を測定する方法がある。また、それら解析のた
めに、さらに一歩進んで、外部接続用端子に現れない信
号を集積回路内部の配線上で観測する方法がある。ここ
で、その後者の方法では、次に示すようにしてＩＣの解
析を行うようにしている。
【０００３】まず、高分子材料で作られたＩＣパッケー
ジを解剖し、主にシリコン結晶板から成るＩＣチップを
取り出し、ＳｉＯ2 等を主成分とする表面保護膜を化学
的エッチング方法により剥離する。さらに、目的とする
配線の上の層間絶縁膜上から、Ｇａイオンビーム等を用
いて接続孔を開ける。そして、そこへＷ（ＣＯ）6 等の
加熱昇華ガスを吹き付け、Ｇａイオンによる電気化学的
還元作用により金属タングステン膜を局所的に堆積さ
せ、配線と電気的に接続させて探針接触用のパッド状の
電極を形成する。ここへ、各種測定器またはＩＣテスタ
ー等の探針を当て、回路の動作信号や記憶情報に依存し
た出力電圧・電流等を測定する。
ジを解剖し、主にシリコン結晶板から成るＩＣチップを
取り出し、ＳｉＯ2 等を主成分とする表面保護膜を化学
的エッチング方法により剥離する。さらに、目的とする
配線の上の層間絶縁膜上から、Ｇａイオンビーム等を用
いて接続孔を開ける。そして、そこへＷ（ＣＯ）6 等の
加熱昇華ガスを吹き付け、Ｇａイオンによる電気化学的
還元作用により金属タングステン膜を局所的に堆積さ
せ、配線と電気的に接続させて探針接触用のパッド状の
電極を形成する。ここへ、各種測定器またはＩＣテスタ
ー等の探針を当て、回路の動作信号や記憶情報に依存し
た出力電圧・電流等を測定する。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たような解析は、上記のＩＣチップ解剖工程に対し、Ｉ
Ｃの機能や性能が耐えて正常動作を維持するために成し
得るものである。それゆえ、ひとたび回路の解読や記憶
情報の改竄等の不法行為を目的に、上述した解析を実施
されると、従来の技術では阻止し得ない。すなわち、現
状の技術では、ＩＣの解読や記憶情報の改竄などの不法
行為を阻止できないという問題があった。
たような解析は、上記のＩＣチップ解剖工程に対し、Ｉ
Ｃの機能や性能が耐えて正常動作を維持するために成し
得るものである。それゆえ、ひとたび回路の解読や記憶
情報の改竄等の不法行為を目的に、上述した解析を実施
されると、従来の技術では阻止し得ない。すなわち、現
状の技術では、ＩＣの解読や記憶情報の改竄などの不法
行為を阻止できないという問題があった。
【０００５】この発明は、以上のような問題点を解消す
るためになされたものであり、トランジスタを構成要素
に含む集積回路の回路状態の情報漏洩や改竄を阻止でき
るようにすることを目的とする。
るためになされたものであり、トランジスタを構成要素
に含む集積回路の回路状態の情報漏洩や改竄を阻止でき
るようにすることを目的とする。
【０００６】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板上に形成されたトランジスタを構成要素
に含む集積回路を少なくとも具備した半導体装置におい
て、その半導体基板上に形成されたゲート絶縁膜および
この上に形成された電界遮蔽用ゲート電極から構成さ
れ、その電界遮蔽用ゲート電極に電位が印加されること
で素子分離を行う電界遮蔽型素子分離構造と、その電界
遮蔽用ゲート電極に接続して電界遮蔽用ゲート電極に電
位を供給する電界遮蔽接続用配線とを少なくとも２組以
上備えるようにした。以上のように構成したので、電界
遮蔽接続用配線が断線すると、電界遮蔽型素子分離構造
に電位が供給されなくなり、電界遮蔽型素子分離構造に
よる素子分離が不完全になる。
は、半導体基板上に形成されたトランジスタを構成要素
に含む集積回路を少なくとも具備した半導体装置におい
て、その半導体基板上に形成されたゲート絶縁膜および
この上に形成された電界遮蔽用ゲート電極から構成さ
れ、その電界遮蔽用ゲート電極に電位が印加されること
で素子分離を行う電界遮蔽型素子分離構造と、その電界
遮蔽用ゲート電極に接続して電界遮蔽用ゲート電極に電
位を供給する電界遮蔽接続用配線とを少なくとも２組以
上備えるようにした。以上のように構成したので、電界
遮蔽接続用配線が断線すると、電界遮蔽型素子分離構造
に電位が供給されなくなり、電界遮蔽型素子分離構造に
よる素子分離が不完全になる。
【０００７】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の、要部構成を示す断面図である。ここでは、この発
明の要部として、特に、メモリ用ｎチャネル形ＭＯＳト
ランジスタを例に取り説明する。図１に示すように、こ
の半導体装置は、まず、ｐ形のシリコンからなる基板１
０１の一主面上に、選択酸化法により形成されたＳｉＯ
2 から成る絶縁体分離層１０２が配置されている。そし
て、その２つの絶縁体分離層１０２の間に、ｎチャネル
形ＭＯＳトランジスタ１０３が３個形成されている。
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の、要部構成を示す断面図である。ここでは、この発
明の要部として、特に、メモリ用ｎチャネル形ＭＯＳト
ランジスタを例に取り説明する。図１に示すように、こ
の半導体装置は、まず、ｐ形のシリコンからなる基板１
０１の一主面上に、選択酸化法により形成されたＳｉＯ
2 から成る絶縁体分離層１０２が配置されている。そし
て、その２つの絶縁体分離層１０２の間に、ｎチャネル
形ＭＯＳトランジスタ１０３が３個形成されている。
【０００８】これらのｎチャネル形ＭＯＳトランジスタ
１０３は、本発明の主要な構成要素である電界遮蔽型素
子間分離構造１０４により３つに分離された領域に配置
されている。この電界遮蔽型素子間分離構造１０４は、
熱酸化法で形成した厚さ１５ｎｍのゲート酸化膜１０６
と、スパッタリングで堆積したＭｏからなる電界遮蔽用
ゲート電極１０７から構成されている。一方、ｎチャネ
ル形ＭＯＳトランジスタ１０３は、スパッタリングで形
成した第１層アルミ配線１０８と、図には示していない
第２層アルミ配線で電気的な回路を構成している。
１０３は、本発明の主要な構成要素である電界遮蔽型素
子間分離構造１０４により３つに分離された領域に配置
されている。この電界遮蔽型素子間分離構造１０４は、
熱酸化法で形成した厚さ１５ｎｍのゲート酸化膜１０６
と、スパッタリングで堆積したＭｏからなる電界遮蔽用
ゲート電極１０７から構成されている。一方、ｎチャネ
ル形ＭＯＳトランジスタ１０３は、スパッタリングで形
成した第１層アルミ配線１０８と、図には示していない
第２層アルミ配線で電気的な回路を構成している。
【０００９】また、電界遮蔽型素子間分離構造１０４に
は、層間絶縁膜１０５を貫通したビアホール１０９を介
し、最上層に配置する電界遮蔽接続用配線１１０がそれ
ぞれ電気的に接続され、電位が供給されている。この電
界遮蔽接続用配線１１０は、すべての電界遮蔽型素子間
分離構造１０４に接地電位を供給する。また、電界遮蔽
接続用配線１１０は、少なくとも２つ以上備えられてい
る。さらに、それらトランジスタや分離構造が形成され
た基板１０１表面は、ＳｉＮ膜およびＳｉＯ2 膜からな
る表面保護膜１１１により覆われている。そして、それ
らのＩＣチップは、エポキシ系樹脂で作られたＩＣパッ
ケージに格納されて装置等に搭載される。
は、層間絶縁膜１０５を貫通したビアホール１０９を介
し、最上層に配置する電界遮蔽接続用配線１１０がそれ
ぞれ電気的に接続され、電位が供給されている。この電
界遮蔽接続用配線１１０は、すべての電界遮蔽型素子間
分離構造１０４に接地電位を供給する。また、電界遮蔽
接続用配線１１０は、少なくとも２つ以上備えられてい
る。さらに、それらトランジスタや分離構造が形成され
た基板１０１表面は、ＳｉＮ膜およびＳｉＯ2 膜からな
る表面保護膜１１１により覆われている。そして、それ
らのＩＣチップは、エポキシ系樹脂で作られたＩＣパッ
ケージに格納されて装置等に搭載される。
【００１０】以上示したように、この発明の半導体装置
によれば、電界遮蔽型素子間分離構造１０４を備えるよ
うにしたので、以下に示すように、回路の解読や記憶情
報の改竄等の不法行為を防ぐことができる。まず以上に
示したような構造を持つＩＣについて、外部端子からの
解析以外に集積回路内部の配線上から内部信号を検出し
て回路及び記憶データの解析を行う手順を次に述べる。
初めに、加熱した発煙硝酸でＩＣパッケージを溶解して
ＩＣチップを取り出す。次に、ＩＣチップ表面の表面保
護膜は、ＣＨＦ3 ガスを用いたプラズマエッチングによ
り除去する。
によれば、電界遮蔽型素子間分離構造１０４を備えるよ
うにしたので、以下に示すように、回路の解読や記憶情
報の改竄等の不法行為を防ぐことができる。まず以上に
示したような構造を持つＩＣについて、外部端子からの
解析以外に集積回路内部の配線上から内部信号を検出し
て回路及び記憶データの解析を行う手順を次に述べる。
初めに、加熱した発煙硝酸でＩＣパッケージを溶解して
ＩＣチップを取り出す。次に、ＩＣチップ表面の表面保
護膜は、ＣＨＦ3 ガスを用いたプラズマエッチングによ
り除去する。
【００１１】そして、従来では、この段階でトランジス
タに接続する最上層の配線層が露出するため、Ｇａ集束
イオンビームを用いて配線にパッドを形成し、ここに計
測用探針を当てれば回路の信号の入出力を観測すること
ができる。しかしながら、この実施の形態１によれば、
図１に示すように、表面保護膜１１１を除去した段階で
はトランジスタに接続される第２層アルミ配線は露出せ
ず、最上層の電界遮蔽接続用配線１１０が現れる。した
がって、回路の解読などを行うためには、この電界遮蔽
接続用配線１１０の全部または一部を除去し、図１には
示していないが、第２層アルミ配線の全部または一部を
露出する必要がある。さらに、必要によってはその下の
第１層アルミ配線１０８等を露出させ、探針用の針を当
てる等の作業を要する。
タに接続する最上層の配線層が露出するため、Ｇａ集束
イオンビームを用いて配線にパッドを形成し、ここに計
測用探針を当てれば回路の信号の入出力を観測すること
ができる。しかしながら、この実施の形態１によれば、
図１に示すように、表面保護膜１１１を除去した段階で
はトランジスタに接続される第２層アルミ配線は露出せ
ず、最上層の電界遮蔽接続用配線１１０が現れる。した
がって、回路の解読などを行うためには、この電界遮蔽
接続用配線１１０の全部または一部を除去し、図１には
示していないが、第２層アルミ配線の全部または一部を
露出する必要がある。さらに、必要によってはその下の
第１層アルミ配線１０８等を露出させ、探針用の針を当
てる等の作業を要する。
【００１２】ここで、この実施の形態１においては、次
に示すことにより、電界遮蔽接続用配線１１０の少なく
とも一部を除去した場合、回路の解読などができなくな
る。前述したように、この実施の形態１においては、電
界遮蔽用ゲート電極１０７がＭｏから構成されているよ
うにした。この電界遮蔽用ゲート電極１０７に接地電位
が供給されていれば、基板１と電極材料であるＭｏとの
間の仕事関数の差と、ゲート酸化膜１０６の内部または
界面での実効電荷密度とで決まる基板１０１の表面電位
は、蓄積側と反転側のほぼ中間位置に固定される。これ
により、電界遮蔽用ゲート電極１０７の下の基板１０１
の表面は、高い抵抗値が維持される。そして、実効上３
つのｎチャネル形ＭＯＳトランジスタ１０３は、それぞ
れ電気的に分離されて正常なトランジスタ動作を行う。
に示すことにより、電界遮蔽接続用配線１１０の少なく
とも一部を除去した場合、回路の解読などができなくな
る。前述したように、この実施の形態１においては、電
界遮蔽用ゲート電極１０７がＭｏから構成されているよ
うにした。この電界遮蔽用ゲート電極１０７に接地電位
が供給されていれば、基板１と電極材料であるＭｏとの
間の仕事関数の差と、ゲート酸化膜１０６の内部または
界面での実効電荷密度とで決まる基板１０１の表面電位
は、蓄積側と反転側のほぼ中間位置に固定される。これ
により、電界遮蔽用ゲート電極１０７の下の基板１０１
の表面は、高い抵抗値が維持される。そして、実効上３
つのｎチャネル形ＭＯＳトランジスタ１０３は、それぞ
れ電気的に分離されて正常なトランジスタ動作を行う。
【００１３】しかしながら、回路の解読や解析などを目
的に、電界遮蔽接続用配線１１０を不用意に除去する
と、電界遮蔽型素子間分離構造１０４は接地電位の供給
が絶たれて浮遊電位となる。そして、この状態で電界遮
蔽型素子間分離構造１０４の両側に位置するｎチャネル
形ＭＯＳトランジスタ１０３のソースまたはドレインに
正電位が供給されると、この浮遊電位は極めて不安定と
なる。その結果、電界遮蔽用ゲート電極１０７の下の基
板１０１の表面は、しばしば反転してｎチャネル化し、
抵抗が減少してほぼ導通状態となる。これにより、電界
遮蔽型素子間分離構造１０４の両側に位置するｎチャネ
ル形ＭＯＳトランジスタ１０３の間は、電気的な分離が
絶たれてそれらトランジスタは正常動作をしなくなる。
的に、電界遮蔽接続用配線１１０を不用意に除去する
と、電界遮蔽型素子間分離構造１０４は接地電位の供給
が絶たれて浮遊電位となる。そして、この状態で電界遮
蔽型素子間分離構造１０４の両側に位置するｎチャネル
形ＭＯＳトランジスタ１０３のソースまたはドレインに
正電位が供給されると、この浮遊電位は極めて不安定と
なる。その結果、電界遮蔽用ゲート電極１０７の下の基
板１０１の表面は、しばしば反転してｎチャネル化し、
抵抗が減少してほぼ導通状態となる。これにより、電界
遮蔽型素子間分離構造１０４の両側に位置するｎチャネ
ル形ＭＯＳトランジスタ１０３の間は、電気的な分離が
絶たれてそれらトランジスタは正常動作をしなくなる。
【００１４】このように正常動作しない状態では、それ
らトランジスタがメモリのデータ読み出し用に使用され
ていれば、データの読み出し不能が発生する。また、そ
れらトランジスタが、メモリの選択用に使用されていれ
ば、誤ったメモリセルが選択されることになり事実上デ
ータが破壊される。さらにこの状態でデータの追記を試
みればデータの消去が起こる。すなわち、この実施の形
態１によれば、ＩＣチップを構成している回路の解読や
記憶情報の改竄等の不法行為が防げることになる。
らトランジスタがメモリのデータ読み出し用に使用され
ていれば、データの読み出し不能が発生する。また、そ
れらトランジスタが、メモリの選択用に使用されていれ
ば、誤ったメモリセルが選択されることになり事実上デ
ータが破壊される。さらにこの状態でデータの追記を試
みればデータの消去が起こる。すなわち、この実施の形
態１によれば、ＩＣチップを構成している回路の解読や
記憶情報の改竄等の不法行為が防げることになる。
【００１５】実施の形態２ ところで、上記実施の形態１では、図１に示した電界遮
蔽用ゲート電極１０７の電位を接地に固定しているが、
これに限るものではない。電界遮蔽型素子間分離構造１
０４は、素子間を電気的に分離する動作を正確に行える
状態となっていればよい。したがって、その電位の値の
取り方は、応用される集積回路の機能や構造等により種
々の選択肢がある。例えば、半導体装置が、ＣＭＯＳ型
トランジスタで構成されている場合、上記実施の形態１
のように、電界遮蔽用ゲート電極１０７を接地電位に固
定した場合には、ｐチャネル形またはｎチャネル形の一
方が正常動作をしなくなる場合がある。これは、電界遮
蔽用ゲート電極１０７の材料と、基板１０１のシリコン
との仕事関数差に主に起因する。
蔽用ゲート電極１０７の電位を接地に固定しているが、
これに限るものではない。電界遮蔽型素子間分離構造１
０４は、素子間を電気的に分離する動作を正確に行える
状態となっていればよい。したがって、その電位の値の
取り方は、応用される集積回路の機能や構造等により種
々の選択肢がある。例えば、半導体装置が、ＣＭＯＳ型
トランジスタで構成されている場合、上記実施の形態１
のように、電界遮蔽用ゲート電極１０７を接地電位に固
定した場合には、ｐチャネル形またはｎチャネル形の一
方が正常動作をしなくなる場合がある。これは、電界遮
蔽用ゲート電極１０７の材料と、基板１０１のシリコン
との仕事関数差に主に起因する。
【００１６】それら不確定要因を排除してより電界遮蔽
型素子間分離構造の抵抗を高めて確実なものにするため
には、電界遮蔽用ゲート電極の下の基板表面に外部電界
を加え、その領域を明確に蓄積側に保持する方法が有効
である。すなわちこのＣＭＯＳなどの場合には、ｎチャ
ネル形ＭＯＳトランジスタに隣接する電界遮蔽用ゲート
電極には負電位を印加する。すなわち、ｎチャネル形Ｍ
ＯＳトランジスタ形成領域において、電界遮蔽型素子分
離構造をそのトランジスタ間に配置した場合は、電界遮
蔽用ゲート電極には負電位を印加する。これに対して、
ｐチャネル形ＭＯＳトランジスタに隣接する場合には、
電界遮蔽用ゲート電極には正電位を印加する。
型素子間分離構造の抵抗を高めて確実なものにするため
には、電界遮蔽用ゲート電極の下の基板表面に外部電界
を加え、その領域を明確に蓄積側に保持する方法が有効
である。すなわちこのＣＭＯＳなどの場合には、ｎチャ
ネル形ＭＯＳトランジスタに隣接する電界遮蔽用ゲート
電極には負電位を印加する。すなわち、ｎチャネル形Ｍ
ＯＳトランジスタ形成領域において、電界遮蔽型素子分
離構造をそのトランジスタ間に配置した場合は、電界遮
蔽用ゲート電極には負電位を印加する。これに対して、
ｐチャネル形ＭＯＳトランジスタに隣接する場合には、
電界遮蔽用ゲート電極には正電位を印加する。
【００１７】実施の形態３ ところで、上記実施の形態１，２においては、電界遮蔽
用ゲート電極の材料として、Ｍｏを用いるようにした
が、これに限るものではない。電界遮蔽用ゲート電極下
の基板表面の電位は、その電極材料と基板との仕事関数
差に依存するため、この両者に同じ材料、さらには同一
導電形の良導電性半導体を用いることによりこの関数差
を小さくすることができる。これにより、電界遮蔽用ゲ
ート電極を接地電位に固定した場合でも、電界遮蔽用ゲ
ート電極下の基板表面をより確実に非反転側に保持で
き、素子間の分離の信頼性を高める効果が得られる。
用ゲート電極の材料として、Ｍｏを用いるようにした
が、これに限るものではない。電界遮蔽用ゲート電極下
の基板表面の電位は、その電極材料と基板との仕事関数
差に依存するため、この両者に同じ材料、さらには同一
導電形の良導電性半導体を用いることによりこの関数差
を小さくすることができる。これにより、電界遮蔽用ゲ
ート電極を接地電位に固定した場合でも、電界遮蔽用ゲ
ート電極下の基板表面をより確実に非反転側に保持で
き、素子間の分離の信頼性を高める効果が得られる。
【００１８】実施の形態４ 一方、上記実施の形態１〜３では、電界遮蔽用ゲート電
極に接続する電界遮蔽接続用配線を最上層に設けるよう
にしたが、これに限るものではない。この電界遮蔽接続
用配線は、内部回路の状態を解読するためなどのために
半導体装置が部分的に破壊されたときに、その電界遮蔽
接続用配線が同時に破壊されていればよい。電界遮蔽接
続用配線が破壊されていれば、前述したように内部回路
の情報を保護する秘密保持機能を起動させることができ
る。
極に接続する電界遮蔽接続用配線を最上層に設けるよう
にしたが、これに限るものではない。この電界遮蔽接続
用配線は、内部回路の状態を解読するためなどのために
半導体装置が部分的に破壊されたときに、その電界遮蔽
接続用配線が同時に破壊されていればよい。電界遮蔽接
続用配線が破壊されていれば、前述したように内部回路
の情報を保護する秘密保持機能を起動させることができ
る。
【００１９】メモリなどの半導体装置においては、例え
ば、メモリトランジスタへの接続が、第１層アルミ配線
と第２層アルミ配線とで行われているが、これらの間に
電界遮蔽接続用配線を設けるようにしてもよい。しかし
ながら、どのような場合においても、電界遮蔽接続用配
線を最上層の配線層に設ければ、半導体装置を部分的に
破壊したときに、最初にそれが破壊されることになり、
所期の保護効果をより高めることができる。また、電界
遮蔽接続用配線を最上層の配線層を含む複数の配線層に
分割して配置すれば、内部回路の電気的な読み出しのた
めに行う配線の再結線作業を、より困難なものにするた
め、半導体装置の機密保護効果をより高めることができ
る。
ば、メモリトランジスタへの接続が、第１層アルミ配線
と第２層アルミ配線とで行われているが、これらの間に
電界遮蔽接続用配線を設けるようにしてもよい。しかし
ながら、どのような場合においても、電界遮蔽接続用配
線を最上層の配線層に設ければ、半導体装置を部分的に
破壊したときに、最初にそれが破壊されることになり、
所期の保護効果をより高めることができる。また、電界
遮蔽接続用配線を最上層の配線層を含む複数の配線層に
分割して配置すれば、内部回路の電気的な読み出しのた
めに行う配線の再結線作業を、より困難なものにするた
め、半導体装置の機密保護効果をより高めることができ
る。
【００２０】実施の形態５ ところで、前述したように、電界遮蔽接続用配線は、少
なくとも２つ以上備えられているが、これらをそれぞれ
異なる材料から構成するようにしても良い。電界遮蔽接
続用配線が容易に除去できる状態では、その電界遮蔽接
続用配線を一度除去した後、再度同様に形成できる場合
がある。このような状態では、以下に示すように、回路
の動作信号や記憶情報に依存した出力電圧・電流等を測
定することが可能となる場合がある。
なくとも２つ以上備えられているが、これらをそれぞれ
異なる材料から構成するようにしても良い。電界遮蔽接
続用配線が容易に除去できる状態では、その電界遮蔽接
続用配線を一度除去した後、再度同様に形成できる場合
がある。このような状態では、以下に示すように、回路
の動作信号や記憶情報に依存した出力電圧・電流等を測
定することが可能となる場合がある。
【００２１】まず、電界遮蔽接続用配線のみを除去し、
目的とする配線の上の層間絶縁膜上から、Ｇａイオンビ
ーム等を用いて接続孔を開ける。次いで、そこへＷ（Ｃ
Ｏ）6 等の加熱昇華ガスを吹き付けてＧａイオンによる
電気化学的還元作用により金属タングステン膜を局所的
に堆積させ、配線と電気的に接続させて探針接触用のパ
ッド状の電極を形成する。そして、その後、電界遮蔽接
続用配線を再び形成してから、探針接触用に形成したパ
ッドへ各種測定器またはＩＣテスター等の探針を当てれ
ば、回路の動作信号や記憶情報に依存した出力電圧・電
流等が測定できる。
目的とする配線の上の層間絶縁膜上から、Ｇａイオンビ
ーム等を用いて接続孔を開ける。次いで、そこへＷ（Ｃ
Ｏ）6 等の加熱昇華ガスを吹き付けてＧａイオンによる
電気化学的還元作用により金属タングステン膜を局所的
に堆積させ、配線と電気的に接続させて探針接触用のパ
ッド状の電極を形成する。そして、その後、電界遮蔽接
続用配線を再び形成してから、探針接触用に形成したパ
ッドへ各種測定器またはＩＣテスター等の探針を当てれ
ば、回路の動作信号や記憶情報に依存した出力電圧・電
流等が測定できる。
【００２２】したがって、電界遮蔽接続用配線は、複数
形成されている配線全てが、同様な状態で容易に除去で
きない方がよい。すなわち、この電界遮蔽接続用配線
は、部分的にとらえれば容易に破壊されるが、全体的に
は容易に除去できない状態の方がよい。したがって、電
界遮蔽接続用配線は、材料の異なる複数の配線で構成す
ることにより、全体的な配線除去作業の困難性を増大さ
せる効果があり、半導体装置の機密保護効果をより高め
ることができる。特に、複数の材料の除去のために複数
のエッチング方法や複数のエッチング用混合ガスを用い
ると、解析に必要な配線部と電界遮蔽接続用配線との選
択性が狭まり、電界遮蔽接続用配線のみをまず除去する
ということが著しく困難になる。
形成されている配線全てが、同様な状態で容易に除去で
きない方がよい。すなわち、この電界遮蔽接続用配線
は、部分的にとらえれば容易に破壊されるが、全体的に
は容易に除去できない状態の方がよい。したがって、電
界遮蔽接続用配線は、材料の異なる複数の配線で構成す
ることにより、全体的な配線除去作業の困難性を増大さ
せる効果があり、半導体装置の機密保護効果をより高め
ることができる。特に、複数の材料の除去のために複数
のエッチング方法や複数のエッチング用混合ガスを用い
ると、解析に必要な配線部と電界遮蔽接続用配線との選
択性が狭まり、電界遮蔽接続用配線のみをまず除去する
ということが著しく困難になる。
【００２３】なお、上述では、メモリ用ｎチャネル形Ｍ
ＯＳトランジスタを含む半導体装置の主要部について説
明したが、これに限るものではない。すなわち、上述し
た実施の形態の構成は、半導体の一主面上に形成された
能動及び受動素子で相互に電気的な素子間分離を必要と
する構造を含む半導体装置であれば、適用でき、本発明
の効果はｎチャネル形ＭＯＳトランジスタに限定される
ものでないことは明らかである。例えば、データ読み出
し用トランジスタにｎチャネル形ＭＯＳトランジスタを
用いたＥＥＰＲＯＭ（Electrically Erasable Programm
able Read-Only Memory）においては、電界遮蔽接続用
配線が切断されて電界遮蔽型素子間分離が機能しなくな
ると読み出し用トランジスタが正しく動作しなくなる。
そして、このために、０または１のメモリ内容を読み出
せず、さらにはメモリ選択用のトランジスタが正しく動
作しないためにメモリセルの選択も困難になる。これに
より不揮発メモリの内容は保護される。
ＯＳトランジスタを含む半導体装置の主要部について説
明したが、これに限るものではない。すなわち、上述し
た実施の形態の構成は、半導体の一主面上に形成された
能動及び受動素子で相互に電気的な素子間分離を必要と
する構造を含む半導体装置であれば、適用でき、本発明
の効果はｎチャネル形ＭＯＳトランジスタに限定される
ものでないことは明らかである。例えば、データ読み出
し用トランジスタにｎチャネル形ＭＯＳトランジスタを
用いたＥＥＰＲＯＭ（Electrically Erasable Programm
able Read-Only Memory）においては、電界遮蔽接続用
配線が切断されて電界遮蔽型素子間分離が機能しなくな
ると読み出し用トランジスタが正しく動作しなくなる。
そして、このために、０または１のメモリ内容を読み出
せず、さらにはメモリ選択用のトランジスタが正しく動
作しないためにメモリセルの選択も困難になる。これに
より不揮発メモリの内容は保護される。
【００２４】また、フラッシュ型ＥＥＰＲＯＭに於いて
も同様であり、電界遮蔽型素子間分離が不完全になる
と、不揮発メモリの内容を読み出すことが困難となり、
情報が保護される。また、シリコン表面に形成された拡
散抵抗も、周囲の素子間分離が絶たれると周辺素子と相
互に干渉した動作を行う。また、バイポーラ型トランジ
スタを用いた回路に於いても、ｐｎ接合との組み合わせ
により電界遮蔽型素子間分離が成されるが、電界遮蔽接
続用配線が切断されるとトランジスタの正常動作は妨げ
られる。
も同様であり、電界遮蔽型素子間分離が不完全になる
と、不揮発メモリの内容を読み出すことが困難となり、
情報が保護される。また、シリコン表面に形成された拡
散抵抗も、周囲の素子間分離が絶たれると周辺素子と相
互に干渉した動作を行う。また、バイポーラ型トランジ
スタを用いた回路に於いても、ｐｎ接合との組み合わせ
により電界遮蔽型素子間分離が成されるが、電界遮蔽接
続用配線が切断されるとトランジスタの正常動作は妨げ
られる。
【００２５】
【発明の効果】以上説明したように、本発明では、半導
体基板上に形成されたトランジスタを構成要素に含む集
積回路を少なくとも具備した半導体装置において、その
半導体基板上に形成されたゲート絶縁膜およびこの上に
形成された電界遮蔽用ゲート電極から構成され、その電
界遮蔽用ゲート電極に電位が印加されることで素子分離
を行う電界遮蔽型素子分離構造と、その電界遮蔽用ゲー
ト電極に接続して電界遮蔽用ゲート電極に電位を供給す
る電界遮蔽接続用配線とを少なくとも２組以上備えるよ
うにした。以上のように構成したので、本願発明による
構成では、電界遮蔽接続用配線が断線すると、電界遮蔽
型素子分離構造に電位が供給されなくなり、電界遮蔽型
素子分離構造による素子分離が不完全になる。
体基板上に形成されたトランジスタを構成要素に含む集
積回路を少なくとも具備した半導体装置において、その
半導体基板上に形成されたゲート絶縁膜およびこの上に
形成された電界遮蔽用ゲート電極から構成され、その電
界遮蔽用ゲート電極に電位が印加されることで素子分離
を行う電界遮蔽型素子分離構造と、その電界遮蔽用ゲー
ト電極に接続して電界遮蔽用ゲート電極に電位を供給す
る電界遮蔽接続用配線とを少なくとも２組以上備えるよ
うにした。以上のように構成したので、本願発明による
構成では、電界遮蔽接続用配線が断線すると、電界遮蔽
型素子分離構造に電位が供給されなくなり、電界遮蔽型
素子分離構造による素子分離が不完全になる。
【００２６】これにより、不法行為による改竄などを目
的としたＩＣチップの解剖に対して、表面保護層を剥離
してその電界遮蔽型素子間分離構造に電位を供給するた
めの電界遮蔽接続用配線を切断または除去すると、トラ
ンジスタを主とする素子の間の電気的な分離が不完全と
なり、記憶情報の読み出し不能や消失に至らしめること
ができる。これにより、改竄等の不法行為から記憶情報
を保護することができ、半導体装置を用いた各種情報処
理システムを安全かつ高い信頼性のもとに機能させ得る
利点がある。
的としたＩＣチップの解剖に対して、表面保護層を剥離
してその電界遮蔽型素子間分離構造に電位を供給するた
めの電界遮蔽接続用配線を切断または除去すると、トラ
ンジスタを主とする素子の間の電気的な分離が不完全と
なり、記憶情報の読み出し不能や消失に至らしめること
ができる。これにより、改竄等の不法行為から記憶情報
を保護することができ、半導体装置を用いた各種情報処
理システムを安全かつ高い信頼性のもとに機能させ得る
利点がある。
【図１】 この発明の第１の実施の形態における半導体
装置の、要部構成を示す断面図である。
装置の、要部構成を示す断面図である。
１０１…基板、１０２…絶縁体分離層、１０３…ｎチャ
ネル形ＭＯＳトランジスタ、１０４…電界遮蔽型素子間
分離構造、１０５…層間絶縁膜、１０６…ゲート酸化
膜、１０７…電界遮蔽用ゲート電極、１０８…第１層ア
ルミ配線、１０９…ビアホール、１１０…電界遮蔽接続
用配線、１１１…表面保護膜。
ネル形ＭＯＳトランジスタ、１０４…電界遮蔽型素子間
分離構造、１０５…層間絶縁膜、１０６…ゲート酸化
膜、１０７…電界遮蔽用ゲート電極、１０８…第１層ア
ルミ配線、１０９…ビアホール、１１０…電界遮蔽接続
用配線、１１１…表面保護膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 海野 秀之 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 久良木 億 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (7)
- 【請求項１】 半導体基板上に形成されたトランジスタ
を構成要素に含む集積回路を少なくとも具備した半導体
装置において、 前記半導体基板上に形成されたゲート絶縁膜およびこの
上に形成された電界遮蔽用ゲート電極から構成され、前
記電界遮蔽用ゲート電極に電位が印加されることで素子
分離を行う電界遮蔽型素子分離構造と、 前記電界遮蔽用ゲート電極に接続して前記電界遮蔽用ゲ
ート電極に電位を供給する電界遮蔽接続用配線とを少な
くとも２組以上備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記電界遮蔽接続用配線の一部が、接地電位に接続され
ていることを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記半導体装置に備えられたｎチャネル形ＭＯＳトラン
ジスタに隣接して配置された第１の電界遮蔽型素子分離
構造と、 前記半導体装置に備えられたｐチャネル形ＭＯＳトラン
ジスタに隣接して配置された第２の電界遮蔽型素子分離
構造とを備え、 前記第１の電界遮蔽型素子分離構造に接続する電界遮蔽
接続用配線は負電位に接続され、 前記第２の電界遮蔽型素子分離構造に接続する電界遮蔽
接続用配線は正電位に接続されたことを特徴とする半導
体装置。 - 【請求項４】 請求項１〜３いずれか１項記載の半導体
装置において、 前記電界遮蔽用ゲート電極は、この下の半導体基板と同
一導電形を有するポリシリコンから構成されていること
を特徴とする半導体装置。 - 【請求項５】 請求項１〜４いずれか１項記載の半導体
装置において、 前記電界遮蔽接続用配線は、最上層の配線層に配置され
ていることを特徴とする半導体装置。 - 【請求項６】 請求項１〜４いずれか１項記載の半導体
装置において、 前記電界遮蔽接続用配線は、最上層の配線層を含む複数
の配線層に分割して配置されていることを特徴とする半
導体装置。 - 【請求項７】 請求項１〜６いずれか１項記載の半導体
装置において、 導電性を有する第１の材料からなる第１の電界遮蔽用接
続配線と、 導電性を有し、前記第１の材料とは異なる第２の材料か
らなる第２の電界遮蔽接続用配線とを備えたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20894897A JP3445472B2 (ja) | 1997-08-04 | 1997-08-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20894897A JP3445472B2 (ja) | 1997-08-04 | 1997-08-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154606A true JPH1154606A (ja) | 1999-02-26 |
| JP3445472B2 JP3445472B2 (ja) | 2003-09-08 |
Family
ID=16564803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20894897A Expired - Fee Related JP3445472B2 (ja) | 1997-08-04 | 1997-08-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3445472B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006510225A (ja) * | 2002-12-13 | 2006-03-23 | エイチアールエル ラボラトリーズ，エルエルシー | ウェル注入を用いた集積回路の改変 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248459A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓ半導体集積回路 |
| JPH03290950A (ja) * | 1990-04-07 | 1991-12-20 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0547766A (ja) * | 1991-08-14 | 1993-02-26 | Toshiba Corp | 半導体集積回路装置 |
| JPH0661228A (ja) * | 1992-08-11 | 1994-03-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH06177200A (ja) * | 1992-12-09 | 1994-06-24 | Hitachi Ltd | 半導体集積回路装置の形成方法 |
| JPH08306880A (ja) * | 1995-05-10 | 1996-11-22 | Nittetsu Semiconductor Kk | 半導体装置 |
-
1997
- 1997-08-04 JP JP20894897A patent/JP3445472B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248459A (ja) * | 1985-04-25 | 1986-11-05 | Nippon Telegr & Teleph Corp <Ntt> | 相補形ｍｉｓ半導体集積回路 |
| JPH03290950A (ja) * | 1990-04-07 | 1991-12-20 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0547766A (ja) * | 1991-08-14 | 1993-02-26 | Toshiba Corp | 半導体集積回路装置 |
| JPH0661228A (ja) * | 1992-08-11 | 1994-03-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH06177200A (ja) * | 1992-12-09 | 1994-06-24 | Hitachi Ltd | 半導体集積回路装置の形成方法 |
| JPH08306880A (ja) * | 1995-05-10 | 1996-11-22 | Nittetsu Semiconductor Kk | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006510225A (ja) * | 2002-12-13 | 2006-03-23 | エイチアールエル ラボラトリーズ，エルエルシー | ウェル注入を用いた集積回路の改変 |
| JP4846239B2 (ja) * | 2002-12-13 | 2011-12-28 | エイチアールエル ラボラトリーズ，エルエルシー | ウェル注入を用いた集積回路の改変 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3445472B2 (ja) | 2003-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW577167B (en) | Semiconductor device and IC card | |
| US5981971A (en) | Semiconductor ROM wafer test structure, and IC card | |
| US4814849A (en) | Monolithically integrated semiconductor circuit | |
| US7547973B2 (en) | Tamper-resistant semiconductor device | |
| US11706917B2 (en) | Structure and method for preventing silicide contamination during the manufacture of micro-processors with embedded flash memory | |
| JP3865636B2 (ja) | 半導体装置および半導体チップ | |
| US10886283B2 (en) | Compact antifuse element and fabrication process | |
| JP2006012159A (ja) | 半導体装置およびｉｃカード | |
| JP3048429B2 (ja) | 半導体集積回路装置 | |
| JP2001244414A (ja) | 半導体集積回路 | |
| JP2002523901A (ja) | 表面被覆部を有する半導体チップ | |
| JP2520857B2 (ja) | 集積半導体回路 | |
| US20100193958A1 (en) | Semiconductor Device and a Method of Manufacturing the Same | |
| JPH10270562A (ja) | 半導体集積回路 | |
| JP3445472B2 (ja) | 半導体装置 | |
| JP3670449B2 (ja) | 半導体装置 | |
| JP4034992B2 (ja) | 半導体装置 | |
| JP2000076140A (ja) | 半導体集積回路 | |
| TW415037B (en) | Fused semiconductor device | |
| US6137173A (en) | Preventing backside analysis of an integrated circuit | |
| JP3728389B2 (ja) | 表面カバーを備えた半導体チップ | |
| JP7495551B2 (ja) | 半導体装置 | |
| US11329011B2 (en) | Method for protecting an integrated circuit, and corresponding device | |
| JP4836995B2 (ja) | 集積回路モジュール | |
| JP3406202B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |