JPH0488682A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0488682A JPH0488682A JP20442490A JP20442490A JPH0488682A JP H0488682 A JPH0488682 A JP H0488682A JP 20442490 A JP20442490 A JP 20442490A JP 20442490 A JP20442490 A JP 20442490A JP H0488682 A JPH0488682 A JP H0488682A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体装置の製造方法、特に薄い半導体層に形成された
薄膜トランジスタ（ＴＰＴ＝Ｔｈｉｎ Ｆｉ！ｍＴｒａ
ｎｓ １ｓｔｏｒ）の製造方法に関し、製造工程中に水
素原子が発生しても特性が変化することなく安定した半
導体装置を製造することができる半導体装置の製造方法
を提供することを目的とし、 絶縁層上に半導体層を形成する工程と、前記半導体層に
第１導電型不純物及び第２導電型不純物を導入して前記
半導体層を高抵抗化する工程と。
薄膜トランジスタ（ＴＰＴ＝Ｔｈｉｎ Ｆｉ！ｍＴｒａ
ｎｓ １ｓｔｏｒ）の製造方法に関し、製造工程中に水
素原子が発生しても特性が変化することなく安定した半
導体装置を製造することができる半導体装置の製造方法
を提供することを目的とし、 絶縁層上に半導体層を形成する工程と、前記半導体層に
第１導電型不純物及び第２導電型不純物を導入して前記
半導体層を高抵抗化する工程と。
前記半導体層上にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲ
ート電極下のチャネル領域の両側に第１導電型不純物を
導入してソース領域及びドレイン領域を形成する工程と
を有するように構成する。
ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲ
ート電極下のチャネル領域の両側に第１導電型不純物を
導入してソース領域及びドレイン領域を形成する工程と
を有するように構成する。
［産業上の利用分野］
本発明は半導体装置の製造方法、特に薄い半導体層に形
成された薄膜トランジスタ（ＴＦＴ＝Ｔｈｎ Ｆｉｌｌ
Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
成された薄膜トランジスタ（ＴＦＴ＝Ｔｈｎ Ｆｉｌｌ
Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
薄い半導体層に形成されたＴＰＴは、完全０ＭＯ５型の
スタティックＲＡＭにおけるＰＭＯＳトランジスタや、
液晶デイスプレィ等におけるセルの駆動用トランジスタ
として近年多用されるようになってきており、安定した
特性のＴＰＴが求められている。
スタティックＲＡＭにおけるＰＭＯＳトランジスタや、
液晶デイスプレィ等におけるセルの駆動用トランジスタ
として近年多用されるようになってきており、安定した
特性のＴＰＴが求められている。
［従来の技術］
一般的なＴＰＴの構造間を第４図に示す。
絶縁１１０上に島状の薄い半導体Ｆ１１２か形成されて
いる。半導体層１２の左右の領域にはソース領域１２ｓ
及びドレイン領域１２ｄが形成され、ソース領域１２ｓ
とドレイン領域１２ｄ間がチャネル領域１２ｃとなって
いる。
いる。半導体層１２の左右の領域にはソース領域１２ｓ
及びドレイン領域１２ｄが形成され、ソース領域１２ｓ
とドレイン領域１２ｄ間がチャネル領域１２ｃとなって
いる。
半導体層１２のチャネル領域１２ｃ上にはゲート絶縁膜
１４を介してゲートを極１６が形成されている。半導体
層１２及びゲートを極１６上には絶縁層１８が形成され
ている。この絶縁層１８上にソース領域１２ｓにコンタ
クトするソース電極２０と、ドレイン領域１２ｄにコン
タクトするドレイン電極２２が形成されてい・る。
１４を介してゲートを極１６が形成されている。半導体
層１２及びゲートを極１６上には絶縁層１８が形成され
ている。この絶縁層１８上にソース領域１２ｓにコンタ
クトするソース電極２０と、ドレイン領域１２ｄにコン
タクトするドレイン電極２２が形成されてい・る。
ＴＰＴでは、半導体層１２として多結晶シリコンやアモ
ルファスシリコンが用いられ、ソース領域１２ｓ及びド
レイン領域１２ｄに対しては、不純物を導入し、ｎ“型
又はｐ′″型不純物領域にして低抵抗化し、チャネル領
域１２ｃに対しては、不純物がほとんど導入されていな
いｉ（イントリンシック）型領域か、不純物濃度の低い
Ｐ−型スはｎ〜型不純物領域にしている。
ルファスシリコンが用いられ、ソース領域１２ｓ及びド
レイン領域１２ｄに対しては、不純物を導入し、ｎ“型
又はｐ′″型不純物領域にして低抵抗化し、チャネル領
域１２ｃに対しては、不純物がほとんど導入されていな
いｉ（イントリンシック）型領域か、不純物濃度の低い
Ｐ−型スはｎ〜型不純物領域にしている。
［発明が解決しようとする課Ｑ３
このように従来のＴＰＴでは半導体層１２に多結晶シリ
コンやアモルファスシリコンを用いているため、半導体
層１２中に原子と原子間の未結合手（ダングリングボン
ド）が多く存在する。この未結合手は水素原子と容易に
結合する性質を有している。一方、ＴＰＴの製造工程中
のプラズマ処理においては水素原子が発生し、低温熱処
理においても眉間絶縁膜や金属配線等から水素原子が発
生する。このため、製造工程中に発生した水素原子が半
導体層１２中に侵入して未結合手に容易に結び付き、半
導体層１２の特性が変化して、ＴＰＴの閾値電圧やソー
ス・ドレイン間のリーク＠流が変動するという問題があ
った。
コンやアモルファスシリコンを用いているため、半導体
層１２中に原子と原子間の未結合手（ダングリングボン
ド）が多く存在する。この未結合手は水素原子と容易に
結合する性質を有している。一方、ＴＰＴの製造工程中
のプラズマ処理においては水素原子が発生し、低温熱処
理においても眉間絶縁膜や金属配線等から水素原子が発
生する。このため、製造工程中に発生した水素原子が半
導体層１２中に侵入して未結合手に容易に結び付き、半
導体層１２の特性が変化して、ＴＰＴの閾値電圧やソー
ス・ドレイン間のリーク＠流が変動するという問題があ
った。
このような水素原子の発生によるＴＰＴの特性変化を防
止するため、半導体Ｆ１１２にあらかじめ十分に水素原
子を添加して未結合手をなくしておき、多結晶シリコン
やアモルファスシリコンによる半導体Ｆ１１２の特性を
改善し、その後の製造工程中に発生する水素原子に影響
されないようにすることが考えられる。
止するため、半導体Ｆ１１２にあらかじめ十分に水素原
子を添加して未結合手をなくしておき、多結晶シリコン
やアモルファスシリコンによる半導体Ｆ１１２の特性を
改善し、その後の製造工程中に発生する水素原子に影響
されないようにすることが考えられる。
しかしながら、あらかじめ水素原子を十分に添加してお
いても、その後の熱処理工程において未結合手に結び付
いた水素原子が容易に外部に放出されるという問題があ
った。例えば、多結晶シ１７コンやアモルファスシリコ
ンの４ 合、約４００°Ｃ以上になると水素原子がほと
んど外部に放出され、多くの未結合手が存在した初期の
状態になってしまうという問題があった。
いても、その後の熱処理工程において未結合手に結び付
いた水素原子が容易に外部に放出されるという問題があ
った。例えば、多結晶シ１７コンやアモルファスシリコ
ンの４ 合、約４００°Ｃ以上になると水素原子がほと
んど外部に放出され、多くの未結合手が存在した初期の
状態になってしまうという問題があった。
本発明の目的は、製造工程中に水素原子が発生しても特
性が変化することなく安定した半導体装置を製造するこ
とができる半導体装置の製造方法を提供することにある
。
性が変化することなく安定した半導体装置を製造するこ
とができる半導体装置の製造方法を提供することにある
。
二課題を解決するための手段］
上記目的は、絶縁層上に半導体層を形成する工程と、前
記半導＃層に第１導電型不純物及び第２導電型不ｉｉ１
！物を導入して前記半導体層を高抵抗化する工程と、前
記半導体層上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上にゲート電極を形成する工程と、前記ゲー
ト電極下のチャネル領域の両側に第１導電型不純物を導
入してソース領域及びドレイシ領域を形成する工程とを
有することを特徴とする半導体装置の製造方法によって
達成される。
記半導＃層に第１導電型不純物及び第２導電型不ｉｉ１
！物を導入して前記半導体層を高抵抗化する工程と、前
記半導体層上にゲート絶縁膜を形成する工程と、前記ゲ
ート絶縁膜上にゲート電極を形成する工程と、前記ゲー
ト電極下のチャネル領域の両側に第１導電型不純物を導
入してソース領域及びドレイシ領域を形成する工程とを
有することを特徴とする半導体装置の製造方法によって
達成される。
［作用］
本発明によれば、半導体層に第１導電型不純物及び第２
導電型不純物を導入して半導体層を高抵抗化したので、
製造工程中に水素原子が発生しても特性が変化すること
なく安定した半導体装置を製造することができる。
導電型不純物を導入して半導体層を高抵抗化したので、
製造工程中に水素原子が発生しても特性が変化すること
なく安定した半導体装置を製造することができる。
［実施例］
本発明の一実施例によるＴＰＴの製造方法を第１図を用
いて説明する。
いて説明する。
まず、絶縁層１０上にＣＶＤ法により多結晶シフコンを
約１１０００Ａｔ１積させて半導体層としてＳ結晶シリ
３７層１２を形成する（第１図（ａ））。
約１１０００Ａｔ１積させて半導体層としてＳ結晶シリ
３７層１２を形成する（第１図（ａ））。
次に、多結晶シリコン層１２にｎ型不純物とＰ型不純物
を所定量ずつイオン注入することにより、多結晶シリコ
ンＦＷ１２中の全体の不純物濃度を高めた上で、ｎ型不
純物による電子とｐ型不純物によるホールを同程度にし
て相殺し、実質的なキャリア濃度を下げ多結晶シリコン
［１２を高抵抗化する（第１図（ｂ））。
を所定量ずつイオン注入することにより、多結晶シリコ
ンＦＷ１２中の全体の不純物濃度を高めた上で、ｎ型不
純物による電子とｐ型不純物によるホールを同程度にし
て相殺し、実質的なキャリア濃度を下げ多結晶シリコン
［１２を高抵抗化する（第１図（ｂ））。
本実施例では、ｎ型不純物を導入するなめに、加速エネ
ルギが６０ ｋｅＶでドーズ量か４×１０”ｃｍ−”の
イオン注入条件でＡｓ”をイオン注入すると共に、Ｐ型
不純物を導入するなめに、加速エネルギが３５ｋｅＶで
ドーズ量が３ ｘ １０ ”ｃｍ−”のでイオン注入条
件でＢＦ、＋をイオン注入した。その結果、多結晶シリ
コン層１２が高抵抗化された。
ルギが６０ ｋｅＶでドーズ量か４×１０”ｃｍ−”の
イオン注入条件でＡｓ”をイオン注入すると共に、Ｐ型
不純物を導入するなめに、加速エネルギが３５ｋｅＶで
ドーズ量が３ ｘ １０ ”ｃｍ−”のでイオン注入条
件でＢＦ、＋をイオン注入した。その結果、多結晶シリ
コン層１２が高抵抗化された。
本願発明者は、上記イオン注入条件を定めるために、Ｂ
Ｆ２＋のドーズ量を３×１０五’Ｃｍ””（加速エネル
ギ＝３５ｋｅＶ）に固定し、Ａｓ“のドーズ量（加速エ
ネルギ＝６０ｋｅＶ）を変化させて、ソース・ドレイン
間抵抗を測定した。測定結果を第２図に示す。第２図の
グラフの横軸はＢＰ、＋の固定したドーズ量に対するＡ
ｓ”のドーズ量であり、縦軸はソース・トレイン間抵抗
である２第２図から明らかなように、ＢＰ、”のドーズ
量が３ Ｘ １０ ”ｃｍ−’で、Ａｓ＋のドーズ量が
４Ｘ１０”ｃｍ””のときにソース・ドレイン間抵抗が
最も高くなる。このときの多結晶シリコン理工２におけ
るＡｓ及びＢの不純ｅＩＩ度は約３×１０ ”ｃ ｍ−
’であるがこの不純物濃度は１×１０１ｓＣｍ−’以上
であれば良い。
Ｆ２＋のドーズ量を３×１０五’Ｃｍ””（加速エネル
ギ＝３５ｋｅＶ）に固定し、Ａｓ“のドーズ量（加速エ
ネルギ＝６０ｋｅＶ）を変化させて、ソース・ドレイン
間抵抗を測定した。測定結果を第２図に示す。第２図の
グラフの横軸はＢＰ、＋の固定したドーズ量に対するＡ
ｓ”のドーズ量であり、縦軸はソース・トレイン間抵抗
である２第２図から明らかなように、ＢＰ、”のドーズ
量が３ Ｘ １０ ”ｃｍ−’で、Ａｓ＋のドーズ量が
４Ｘ１０”ｃｍ””のときにソース・ドレイン間抵抗が
最も高くなる。このときの多結晶シリコン理工２におけ
るＡｓ及びＢの不純ｅＩＩ度は約３×１０ ”ｃ ｍ−
’であるがこの不純物濃度は１×１０１ｓＣｍ−’以上
であれば良い。
なお１、ＢＰ、＋のドーズ量を変化させると、ＡＳ″″
のｉ＆適なドーズ量も変化するが、ＢＦ２＋のドーズ量
の方がＡｓ＋のドーズ量より多い傾向にあるゆこれは多
結晶シリコン層１２中における不純物の活性化率の相違
に基づくものと思われる。
のｉ＆適なドーズ量も変化するが、ＢＦ２＋のドーズ量
の方がＡｓ＋のドーズ量より多い傾向にあるゆこれは多
結晶シリコン層１２中における不純物の活性化率の相違
に基づくものと思われる。
次に、素子形成領域以外の多結晶シリコンを工・ソチン
グ除去して島状の多結晶シリコンＦ１１２を形成する（
第１図ＩＣ））。
グ除去して島状の多結晶シリコンＦ１１２を形成する（
第１図ＩＣ））。
次に、全面にＣＶＤ法により酸化シリコンを約３０〇八
堆積させてゲート絶縁Ｉ！！１４を形成する（第１図（
ｄ））。なお、多結晶シリコン層１２を熱酸化して表面
に酸化シリコンのゲート絶縁ＷＡ１４を形成しても良い
。
堆積させてゲート絶縁Ｉ！！１４を形成する（第１図（
ｄ））。なお、多結晶シリコン層１２を熱酸化して表面
に酸化シリコンのゲート絶縁ＷＡ１４を形成しても良い
。
次に、ゲート絶縁膜１４上にｎ型ドープト多結晶シリコ
ンを約４０００人堆積し、フォトリソグラフィによりバ
ターニングしてゲート電極１６を形成する（第１図（ｄ
））。
ンを約４０００人堆積し、フォトリソグラフィによりバ
ターニングしてゲート電極１６を形成する（第１図（ｄ
））。
次に、ゲート電１ｉ！１６をマスクとして多結晶シリコ
ン層１２に加速エネルギが６０ｋｅｙでドーズ量が１
ｘ １０１６ｃｍ−２のイオン注入条件でＡｓ“をイオ
ン注入し、ｎ１型のソース領域１２ｓ、トレイン領域１
２ｄを形成する冨第１図（Ｃ））。なお、多結晶シリコ
ン層１２にイオン注入されたＡＳ＋の活性化は、次のＣ
ＶＤ法による酸化シリコン層形成時の熱処理により行わ
れる。
ン層１２に加速エネルギが６０ｋｅｙでドーズ量が１
ｘ １０１６ｃｍ−２のイオン注入条件でＡｓ“をイオ
ン注入し、ｎ１型のソース領域１２ｓ、トレイン領域１
２ｄを形成する冨第１図（Ｃ））。なお、多結晶シリコ
ン層１２にイオン注入されたＡＳ＋の活性化は、次のＣ
ＶＤ法による酸化シリコン層形成時の熱処理により行わ
れる。
次に、通常のＴＰＴの製造方法と同様に、例えばＣＶＤ
法により約３０００八属の酸化シリコンを堆積させて絶
縁層１８を形成する。この絶縁層１８にソース領域１２
ｓ、ドレイン領域１２ｄに達するコンタクトホールを形
成し、アルミニウムを全面に堆積させた後にバターニン
グし、ソース電極２０、ドレイン電極２２を形成する（
第１！２Ｉ（ｅ））。
法により約３０００八属の酸化シリコンを堆積させて絶
縁層１８を形成する。この絶縁層１８にソース領域１２
ｓ、ドレイン領域１２ｄに達するコンタクトホールを形
成し、アルミニウムを全面に堆積させた後にバターニン
グし、ソース電極２０、ドレイン電極２２を形成する（
第１！２Ｉ（ｅ））。
このように本実施例によれば、半導体層としての多結晶
シリコン層にＰ型不純物とｎ型不純物をイオン注入し、
不純物のトータル濃度を高めた上で、電子とホールを相
殺して高抵抗化したので、製造工程中に発生した水素原
子が侵入しても多結晶シリコン層の特性が変化せず安定
した特性のＴＰＴを製造することができる。
シリコン層にＰ型不純物とｎ型不純物をイオン注入し、
不純物のトータル濃度を高めた上で、電子とホールを相
殺して高抵抗化したので、製造工程中に発生した水素原
子が侵入しても多結晶シリコン層の特性が変化せず安定
した特性のＴＰＴを製造することができる。
本発明の他の実施例によるＴＰＴの製造方法を第３図を
用いて説明する。
用いて説明する。
まず、絶縁層３０上にｎ型ドープト多結晶シリコンを約
４０００八堆積し、フォトリソグラフィによりバターニ
ングしてゲート電極３２を形成する（第３図（ａ）） 次に、全面にＣＶＤ法により酸化シリコンを約３００人
堆積させてゲート絶縁１１Ｉ３４を形成する（第３図（
ｂ））。なお、多結晶シリコン層であるゲート電極３２
を熱酸化して表面に酸化シリコンのゲート絶縁！！３４
を形成しても良い。
４０００八堆積し、フォトリソグラフィによりバターニ
ングしてゲート電極３２を形成する（第３図（ａ）） 次に、全面にＣＶＤ法により酸化シリコンを約３００人
堆積させてゲート絶縁１１Ｉ３４を形成する（第３図（
ｂ））。なお、多結晶シリコン層であるゲート電極３２
を熱酸化して表面に酸化シリコンのゲート絶縁！！３４
を形成しても良い。
次に、ゲート絶縁膜３４上にＣＶＤ法により多結晶シリ
コンを約１０００人堆積させて半導体層として多結晶シ
リコン層３６を形成し、素子形成領域以外の多結晶シリ
コンをエツチング除去して島状の多結晶シリコン層３６
を形成する（第３図（Ｃ））。
コンを約１０００人堆積させて半導体層として多結晶シ
リコン層３６を形成し、素子形成領域以外の多結晶シリ
コンをエツチング除去して島状の多結晶シリコン層３６
を形成する（第３図（Ｃ））。
続いて、多結晶シリコン層３６にｎ型不純物とＰ型不純
物を所定量ずつイオン注入することにより、実質的なキ
ャリア濃度を下げ多結晶シリコン層３６を高抵抗化する
（第３図（Ｃ））。本実施例では、ｎ型不純物を導入す
るために、加速エネルギが６０ｋｅＶでドーズ量が４×
１０１ｃｍ−’のイオン注入条件でＡｓ＋をイオン注入
すると共に、Ｐ型不純物を導入するために、加速エネル
ギが３５ｋｅＶでドーズ量が３Ｘ１０”ｃｍ−”のでイ
オン注入条件でＢＰ、”をイオン注入した。
物を所定量ずつイオン注入することにより、実質的なキ
ャリア濃度を下げ多結晶シリコン層３６を高抵抗化する
（第３図（Ｃ））。本実施例では、ｎ型不純物を導入す
るために、加速エネルギが６０ｋｅＶでドーズ量が４×
１０１ｃｍ−’のイオン注入条件でＡｓ＋をイオン注入
すると共に、Ｐ型不純物を導入するために、加速エネル
ギが３５ｋｅＶでドーズ量が３Ｘ１０”ｃｍ−”のでイ
オン注入条件でＢＰ、”をイオン注入した。
次に、多結晶シリコン層３６上にレジスト層３８を形成
し、ゲート電極３２上方のみに残存するようにバターニ
ングする。このレジスト層３８をマスクとして多結晶シ
リコン層３６に加速エネルギか６０ｋｅｖでドーズ量が
Ｉ Ｘ １０”ａｍ−２のイオン注入条件でＡ５＋をイ
オン注入し、ｎ゛型のソース領域３８’ ｓ、ドレイン
領域３６ｄを形成する（第３図（ｄ））。
し、ゲート電極３２上方のみに残存するようにバターニ
ングする。このレジスト層３８をマスクとして多結晶シ
リコン層３６に加速エネルギか６０ｋｅｖでドーズ量が
Ｉ Ｘ １０”ａｍ−２のイオン注入条件でＡ５＋をイ
オン注入し、ｎ゛型のソース領域３８’ ｓ、ドレイン
領域３６ｄを形成する（第３図（ｄ））。
次に、通常のＴＰＴの製造方法と同様に、例えばＣＶＤ
法により約３０００八属の酸化シリコンを堆積させて絶
縁層４０を形成する。この絶縁層４０にソース領域３６
ｓ、ドレイン領域３６ｄに達するコンタクトホールを形
成し、アルミニウムを全面に堆積させた後にバターニン
グし、ソース電極４２、ドレイン電極４４を形成する（
第３図（ｅ））。
法により約３０００八属の酸化シリコンを堆積させて絶
縁層４０を形成する。この絶縁層４０にソース領域３６
ｓ、ドレイン領域３６ｄに達するコンタクトホールを形
成し、アルミニウムを全面に堆積させた後にバターニン
グし、ソース電極４２、ドレイン電極４４を形成する（
第３図（ｅ））。
このように本実施例によっても、半導体層としての多結
晶シリコン層にｐ型不純物とｎ型不純物をイオン注入し
て高抵抗化したので安定した特性のＴＰＴを製造するこ
とができる。
晶シリコン層にｐ型不純物とｎ型不純物をイオン注入し
て高抵抗化したので安定した特性のＴＰＴを製造するこ
とができる。
本発明は上記実施例に限らず種々の変形が可能である。
例えば、上記実施例は、半導体層としての多結晶シリコ
ン層を高抵抗化するのに、ｎ型不純物としてＡｓ”をイ
オン注入したが、Ｐやｓｂ等の池のｎ型不純物をイオン
注入してもよい。また Ｐ型不純物としてＢＦ２″をイ
オン注入したか、Ｂ等の他のＰ型不純物をイオン注入し
てもよい。
ン層を高抵抗化するのに、ｎ型不純物としてＡｓ”をイ
オン注入したが、Ｐやｓｂ等の池のｎ型不純物をイオン
注入してもよい。また Ｐ型不純物としてＢＦ２″をイ
オン注入したか、Ｂ等の他のＰ型不純物をイオン注入し
てもよい。
また、上記実施例ではイオン注入法により半導体層に不
純物を導入したが、ガス拡散法や固相拡散法等の他の導
入方法により不純物を導入してもよい。
純物を導入したが、ガス拡散法や固相拡散法等の他の導
入方法により不純物を導入してもよい。
さらに、上記実施例では半導体層が多結晶シリコン層で
あったが、アモルファスシリコン層でもよく、さらに、
多結晶炭化シリコン層でもアモルファス炭化シリコン層
でもまた多結晶ダイヤモンド層でもよい。
あったが、アモルファスシリコン層でもよく、さらに、
多結晶炭化シリコン層でもアモルファス炭化シリコン層
でもまた多結晶ダイヤモンド層でもよい。
また、上記実施例では電子がキャリアとなるｎ型ＴＦＴ
を例として説明したが、ホールがキャリアとなるＰ型Ｔ
ＦＴにも本発明を適用できる。
を例として説明したが、ホールがキャリアとなるＰ型Ｔ
ＦＴにも本発明を適用できる。
また、絶縁層上に成長した多結晶あるいはアモルファス
層をレーザ光や電子ビーム等により再結晶化した、結晶
欠陥を多く含む不完全な単結晶層にも本発明を適用でき
る。
層をレーザ光や電子ビーム等により再結晶化した、結晶
欠陥を多く含む不完全な単結晶層にも本発明を適用でき
る。
Ｅ発明の効果］
以上の通り、本発明によれば、半導体層に第１導電型不
純物及び第２導電型不純物を導入してトータル不純物濃
度を高めた上で半導体層を高抵抗化したので、製造工程
中に水素原子が発生しても特性が変化することなく安定
した半導体装置を製造することができる。
純物及び第２導電型不純物を導入してトータル不純物濃
度を高めた上で半導体層を高抵抗化したので、製造工程
中に水素原子が発生しても特性が変化することなく安定
した半導体装置を製造することができる。
第１図は本発明の一実施例によるＴＰＴの製造方法の工
程断面図、 第２図はＡｓ“のドーズ量とソース・ドレイン間抵抗の
関係を示すグラフ、 第３図は本発明の他の実施例によるＴＰＴの製造方法の
工程断面図、 第４図は一般的なＴＰＴの構造例を示す断面図である。 図において、 １０・・・絶縁層 １２・・・半導体層（多結晶シリコン層）１２ｓ・・・
ソース領域 １２ｄ・・・ドレイン領域 １２ｃ・・・チャネル領域 １４・・・ゲート絶縁膜 １６・・・ゲート′Ｗｊｈ極 １８・・・絶縁層 ２０・・・ソース電極 ２２・・・ドレイン電極 ３０・・・絶縁層 ３２・・・ゲート電極 ３４・・・ゲート絶縁膜 ３６・・・半導体層（多結晶シリコン層）３６ｓ・・・
ソース領域 ３６ｄ・・・ドレイン領域 ３６ｃ・・・チャネル領域 ・・レジスト層 ・・絶縁層 ・・ソース電極 ・・トレイン電極 出願人 富 士 通 株 式 会 社代理
人 弁理士 北 野 好 人Ａ５＋のドーに量と
ソース・トレイン間垢、４丸の１ｆｆｉｆＡ＆・水すグ
ラフ第２図 級的なＴＦＴの構造例ト徂１断面図
程断面図、 第２図はＡｓ“のドーズ量とソース・ドレイン間抵抗の
関係を示すグラフ、 第３図は本発明の他の実施例によるＴＰＴの製造方法の
工程断面図、 第４図は一般的なＴＰＴの構造例を示す断面図である。 図において、 １０・・・絶縁層 １２・・・半導体層（多結晶シリコン層）１２ｓ・・・
ソース領域 １２ｄ・・・ドレイン領域 １２ｃ・・・チャネル領域 １４・・・ゲート絶縁膜 １６・・・ゲート′Ｗｊｈ極 １８・・・絶縁層 ２０・・・ソース電極 ２２・・・ドレイン電極 ３０・・・絶縁層 ３２・・・ゲート電極 ３４・・・ゲート絶縁膜 ３６・・・半導体層（多結晶シリコン層）３６ｓ・・・
ソース領域 ３６ｄ・・・ドレイン領域 ３６ｃ・・・チャネル領域 ・・レジスト層 ・・絶縁層 ・・ソース電極 ・・トレイン電極 出願人 富 士 通 株 式 会 社代理
人 弁理士 北 野 好 人Ａ５＋のドーに量と
ソース・トレイン間垢、４丸の１ｆｆｉｆＡ＆・水すグ
ラフ第２図 級的なＴＦＴの構造例ト徂１断面図
Claims (1)
- 【特許請求の範囲】 １、絶縁層上に半導体層を形成する工程と、前記半導体
層に第１導電型不純物及び第２導電型不純物を導入して
前記半導体層を高抵抗化する工程と、 前記半導体層上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ゲート電極下のチャネル領域の両側に第１導電型不
純物を導入してソース領域及びドレイン領域を形成する
工程と を有することを特徴とする半導体装置の製造方法。 ２、絶縁層上にゲート電極を形成する工程と、前記ゲー
ト電極上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に半導体層を形成する工程と、 前記半導体層に第１導電型不純物及び第２導電型不純物
を導入して前記半導体層を高抵抗化する工程と、 前記ゲート電極上のチャネル領域の両側に第１導電型不
純物を導入してソース領域及びドレイン領域を形成する
工程と を有することを特徴とする半導体装置の製造方法。 ３、請求項１又は２に記載の半導体装置の製造方法にお
いて、 前記半導体層は、アモルファス半導体層又は多結晶半導
体層であることを特徴とする半導体装置の製造方法。 ４、請求項１乃至３のいずれかに記載の半導体装置の製
造方法において、 前記半導体層は、シリコン（Ｓｉ）、炭化シリコン（Ｓ
ｉＣ）又はダイヤモンド（Ｃ）により形成されているこ
とを特徴とする半導体装置の製造方法。 ５、請求項１乃至４のいずれかに記載の半導体装置の製
造方法において、 前記半導体層に導入された第１導電型不純物及び第２導
電型不純物の濃度が共に１×１０＾１＾８ｃｍ＾−＾３
以上であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20442490A JPH0488682A (ja) | 1990-08-01 | 1990-08-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20442490A JPH0488682A (ja) | 1990-08-01 | 1990-08-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0488682A true JPH0488682A (ja) | 1992-03-23 |
Family
ID=16490313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20442490A Pending JPH0488682A (ja) | 1990-08-01 | 1990-08-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0488682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861427A (en) * | 1994-11-15 | 1999-01-19 | Kluender; Harold Clinton Eugene | Substituted 4-biarylbutyric acid derivatives as matrix metalloprotease inhibitors |
| JP2002217379A (ja) * | 2001-01-23 | 2002-08-02 | Sanken Electric Co Ltd | 半導体装置の製造方法 |
-
1990
- 1990-08-01 JP JP20442490A patent/JPH0488682A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861427A (en) * | 1994-11-15 | 1999-01-19 | Kluender; Harold Clinton Eugene | Substituted 4-biarylbutyric acid derivatives as matrix metalloprotease inhibitors |
| JP2002217379A (ja) * | 2001-01-23 | 2002-08-02 | Sanken Electric Co Ltd | 半導体装置の製造方法 |
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