JPH09199719A

JPH09199719A - 半導体装置の製造方法

Info

Publication number: JPH09199719A
Application number: JP783596A
Authority: JP
Inventors: Atsushi Murakoshi; 篤村越; Masao Iwase; 政雄岩瀬; Satoshi Inaba; 聡稲葉; Kyoichi Suguro; 恭一須黒; Yoshiaki Kitaura; 義昭北浦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-01-19
Filing date: 1996-01-19
Publication date: 1997-07-31
Anticipated expiration: 2016-01-19
Also published as: JP3545526B2

Abstract

(57)【要約】【課題】接合の浅いｐ型ソース・ドレイン拡散層を有す
るｐ型ＭＯＳトランジスタを提供すること。【解決手段】ｐ型シリコン基板１の表面にＧａをイオン
注入してアモルファス状態の第１の不純物領域５ａを形
成し、次に第１の不純物領域５ａの表面にＢＦ₂をイオ
ン注入して第２の不純物領域５ｂを形成し、次に熱処理
によりＧａ、Ｂを活性化してｐ型シリコン基板１の表面
に浅いｐ型ソース・ドレイン拡散層７を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、特に浅い接合の拡散層の形成方法に特徴が
ある半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。

【０００３】ＬＳＩ単体の性能向上は、集積度を高める
こと、つまり、素子の微細化により実現できる。しか
し、微細化に伴って種々の問題も発生し、さらなる高集
積化が困難になってきている。

【０００４】例えば、ＭＯＳトランジスタの場合であれ
ば、微細化に伴ってソース・ドレイン拡散層の接合深さ
が浅くなるため、不純物の濃度・深さ方向の制御が大き
な問題となってくる。

【０００５】具体的には、ｐ型ソース・ドレイン拡散層
を形成する場合、通常、ＢまたはＢＦ₂のイオン注入が
用いられるが、より浅い接合の形成に対しては、上記原
子の質量が小さいことから、イオン注入時にチャネリン
グが顕在化し、接合深さが深くなるため、深さ方向の制
御が困難になるという問題が生じる。

【０００６】このような問題を解決する方法として、あ
らかじめＳｉ、Ｇｅ、Ｃ、Ｆ等の中性粒子を単結晶のｎ
型シリコン基板にイオン注入し、その表面部分をアモル
ファス化した後に、ＢまたはＢＦ₂のイオン注入を行な
うことが提案されている（プリアモルファス法）。

【０００７】しかしながら、プリアモルファス法による
浅い接合の形成方法には以下のような問題がある。すな
わち、イオン注入後の熱処理により、アモルファスシリ
コン／単結晶シリコンの界面付近に高密度の欠陥層が形
成され、ｐｎ接合特性が大幅に劣化するという問題があ
った。

【０００８】一方、浅い接合のソース・ドレイン拡散層
を形成するには、不純物イオンの加速エネルギーを低く
する必要があり、これにより、イオン注入時の反射・ス
パッタリング効果が顕著により、不純物濃度の制御が困
難になる。したがって、従来のイオン注入法では、浅い
接合のソース・ドレイン拡散層を形成することは困難で
あった。

【０００９】また、イオン注入後の熱処理においては、
内方拡散よりも外方拡散のほうが起こり易くなる可能性
があるので、内方拡散および外方拡散の両拡散が起こる
という異常拡散が発生したり、寄生抵抗が増大するとい
う問題も生じる。

【００１０】

【発明が解決しようとする課題】上述の如く、従来のイ
オン注入法（プリアモルファス法）により、接合の浅い
拡散層を形成すると、アモルファスシリコン／単結晶シ
リコンの界面近傍に高密度の欠陥層が形成され、ｐｎ接
合特性が大幅に劣化するという問題があった。

【００１１】また、浅い接合の拡散層を形成するには、
不純物イオンの加速エネルギーを低くする必要があり、
これにより、イオン注入時の反射・スパッタリング効果
が顕著になり、不純物濃度の制御が困難になるという問
題があった。さらに、イオン注入後の熱処理において
は、異常拡散が発生したり、寄生抵抗が増大するという
問題があった。

【００１２】本発明（請求項１〜請求項７）は、上記事
情を考慮してなされたもので、良質な浅い接合の拡散層
を容易に形成できる半導体装置の製造方法を提供するこ
とを目的としている。

【００１３】特に、本発明（請求項１）は、プリアモル
ファス法におけるｐｎ接合特性の劣化を防止でき、浅い
接合の拡散層を容易に形成できる半導体装置の製造方法
を提供することを目的としている。

【００１４】特に、本発明（請求項２〜請求項６）は、
イオン注入後の熱処理における異常拡散を防止でき、浅
い接合の拡散層を容易に形成できる半導体装置の製造方
法を提供することを目的としている。

【００１５】特に、本発明（請求項７）は、不純物の加
速エネルギーを低くしても、所望の不純物濃度分布を有
する浅い接合の拡散層を容易に形成できる半導体装置の
製造方法を提供することを目的としている。

【００１６】

【課題を解決するための手段】

［概要］上記目的を達成するために、本発明に係る半導
体装置の製造方法（請求項１）は、第１導電型半導体領
域の表面に第１の第２導電型不純物を導入して、前記第
１導電型半導体領域の表面にアモルファス状態の第１の
不純物領域を形成する工程と、この第１の不純物領域の
表面に前記第１の第２導電型不純物よりも低質量の第２
の第２導電型不純物を導入して、前記第１の不純物領域
の表面に第２の不純物領域を形成する工程と、熱処理に
より前記第１および第２の第２導電型不純物を活性化し
て、前記第１導電型半導体領域の表面に第２導電型拡散
層を形成する工程とを有することを特徴とする。

【００１７】ここで、第１導電型半導体領域とは、第１
導電型半導体基板や、第１導電型半導体膜（層）であ
る。

【００１８】本発明の望ましい実施形態は以下の通りで
ある。

【００１９】（１）５５０℃以上１０００℃以下の短時
間の熱処理により、第１および第２の第２導電型不純物
の活性化を行なう。

【００２０】ここで、５５０℃以上とするのは、第１の
第２導電型不純物（例えばＧａ、Ｉｎ）の再配列が起こ
るようにするためであり、１０００℃以下とするのは、
第１の第２導電型不純物の外方拡散を防止するためであ
る。

【００２１】（２）第１、第２の第２導電型不純物領域
上にキャップ絶縁膜を形成した後に、熱処理により、第
１および第２の第２導電型不純物の活性化を行なう。こ
れは第２導電型不純物の外方拡散を防止するためであ
る。上記キャップ絶縁膜としては例えば窒化膜を用いる
と良い。

【００２２】（３）上記キャップ絶縁膜の成膜は、該成
膜中に、第２導電型不純物領域外に第２導電型不純物が
拡散しないようにして行なう。

【００２３】（４）上記キャップ絶縁膜の成膜は、該成
膜中に、アモルファス化された領域が結晶化しないよう
にして行なう。

【００２４】また、本発明に係る他の半導体装置の製造
方法（請求項２）は、第１導電型半導体領域の表面に、
最大不純物濃度の深さが前記表面から５０ｎｍ以下にな
るように、第２導電型不純物を導入して、不純物領域を
形成する工程と、この不純物領域から前記第１導電型半
導体領域への前記第２導電型不純物の拡散が抑制される
条件でもって、前記不純物領域上にキャップ絶縁膜を形
成する工程と、前記キャップ絶縁膜を形成した後の熱処
理または前記キャップ絶縁膜の形成工程に伴う加熱によ
り、前記第２導電型不純物の活性化を行なうことによ
り、前記第１導電型半導体領域の表面に第２導電型拡散
層を形成する工程とを有することを特徴とする。

【００２５】また、本発明に係る他の半導体装置の製造
方法（請求項３）は、上記半導体装置の製造方法（請求
項２）において、７００℃以下の成膜温度で前記キャッ
プ絶縁膜を形成した後の熱処理、またはこの形成に伴う
前記第２導電型不純物の活性化を行なうことを特徴とす
る。

【００２６】ここで、前記絶縁膜としては例えば窒化膜
を用いると良い。

【００２７】また、本発明に係る他の半導体装置の製造
方法（請求項４）は、上記半導体装置の製造方法（請求
項３）において、５０℃／分以上の昇温速度でもって所
定の成膜温度に設定して前記絶縁膜を形成した後の、ま
たはこれに伴う熱処理により、前記第２導電型拡散層を
形成することを特徴とする。

【００２８】また、本発明に係る他の半導体装置の製造
方法（請求項５）は、上記半導体装置の製造方法（請求
項４）において、所定の成膜温度でもって前記キャップ
絶縁膜を形成した後、前記成膜温度よりも高い温度の熱
処理により、前記第２導電型拡散層を形成することを特
徴とする。

【００２９】ここで、前記キャップ絶縁膜を形成する前
に、６００℃以下の熱処理により、不純物領域を結晶化
しても良い。

【００３０】また、本発明に係る他の半導体装置の製造
方法（請求項６）は、第１導電型半導体領域の表面に、
最大不純物濃度の深さが前記表面から５０ｎｍ以下にな
るように、第２導電型不純物を導入する工程と、前記第
１導電型半導体領域の表面に圧縮応力を加えるととも
に、前記第１導電型半導体領域を加熱することにより、
前記第２導電型不純物の活性化を行なうことにより、前
記第１導電型半導体領域の表面に第２導電型拡散層を形
成することを特徴とする。

【００３１】また、本発明に係る他の半導体装置の製造
方法（請求項７）は、上記半導体装置の製造方法（請求
項１〜請求項６）において、前記第１導電型半導体領域
の帯電を防止するとともに、イオン注入により前記第２
導電型不純物を前記第１導電型半導体領域の表面に導入
することを特徴とする。

【００３２】［作用］本発明（請求項１）によれば、中
性粒子ではなく第１の第２導電型不純物の導入によりア
モルファス化を行なっているので、アモルファス化の際
に形成される欠陥は第１の第２導電型不純物により修復
される。

【００３３】また、第１の第２導電型不純物だけでは不
純物濃度が不足し、所望の不純物濃度分布が得られなく
なる可能性があるが、本発明では第２の第２導電型不純
物の導入によりそれを補っているので、確実に所望の不
純物濃度分布が得られるようになる。

【００３４】さらに、第１の第２導電型不純物の質量は
第２の第２導電型不純物のそれよりも大きいので、第１
の不純物領域が熱処理されることにより形成される第２
導電型拡散層の接合深さは浅いものとなる。

【００３５】したがって、本発明によれば、プリアモル
ファス法を用いても、ｐｎ接合特性の劣化を招かずに、
第１導電型半導体領域の表面に接合の浅い第２導電型拡
散層を容易に形成できるようになる。

【００３６】また、本発明者等の研究によれば、最大不
純物濃度の深さが５０ｎｍ以下の浅い接合の拡散層を形
成した場合には、図１１に示すように、外方拡散による
不純物の減少が顕著により、所望の不純物濃度分布を有
する拡散層の形成が困難になることが明らかになった。

【００３７】そこで、本発明（請求項２〜請求項５）で
は、第２導電型不純物領域上にキャップ絶縁膜を形成し
て外方拡散による第２導電型不純物の減少を防止してい
る。また、絶縁膜の成膜の際に、第２導電型不純物が拡
散すると、外方拡散を防止する意味が無くなるので、本
発明では、第２導電型不純物の拡散（内方拡散）が抑制
される条件でもって、キャップ絶縁膜の成膜を行なうよ
うにしている。

【００３８】したがって、本発明によれば、異常拡散の
発生を防止でき、所望の不純物濃度分布を有する浅い拡
散層を容易に形成できるようになる。

【００３９】また、本発明（請求項３）によれば、７０
０℃以下の成膜温度で絶縁膜を形成しているので、第１
導電型半導体領域への第２導電型不純物の拡散を効果的
に抑制できるようになる。

【００４０】また、成膜温度が７００℃以下の低温であ
っても加熱状態が長くなると、第２導電型不純物の拡散
量が多くなり、所望の不純物濃度分布を有する浅い拡散
層を形成できなく恐れがある。したがって、本発明（請
求項４）では、５０℃／分以上の昇温速度でもって素早
く所定の成膜温度（７００℃以下が好ましい）に設定す
るようにしている。

【００４１】なお、本発明（請求項２）の一実施態様と
しては、本発明（請求項５）のように、所定の成膜温度
（７００℃以下が好ましい）でキャップ絶縁膜を形成し
た後、上記成膜温度よりも高い温度の熱処理により、第
２導電型不純物の活性化を行なって拡散層を形成するこ
とがあげられるが、上記キャップ絶縁膜の形成に伴う加
熱により第２導電型不純物の活性化を行なっても良い。

【００４２】また、本発明（請求項６）によれば、第１
導電型半導体領域の表面に圧縮応力が加わっているの
で、格子間隔が小さくなり、第２導電型不純物の外方拡
散が抑制される。したがって、本発明によれば、所望の
不純物濃度分布を有する浅い拡散層を形成できるように
なる。

【００４３】また、本発明（請求項７）では、第２導電
型不純物の導入をイオン注入により行なう際に、第１導
電型半導体領域が帯電しないようにしている。これはイ
オン注入により浅い接合の拡散層を形成するためには、
不純物の加速エネルギーを低くする必要があり、このよ
うな場合には、第１導電型半導体領域に帯電した電荷に
より、不純物イオンの運動が影響を受け、所定領域に注
入されなくなり、注入量が減少するからである。

【００４４】したがって、本発明によれば、第１導電型
半導体領域の帯電の影響を受けずに済むので、不純物イ
オンの加速エネルギーを低くしても、所望の不純物濃度
分布を有する浅い拡散層を容易に形成できるようにな
る。

【００４５】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（実施形態）を説明する。

【００４６】（第１の実施形態）図１は、本発明の第１
の実施形態に係るｐ型ＭＯＳトランジスタの製造方法を
示す工程断面図である。

【００４７】まず、図１（ａ）に示すように、単結晶の
ｎ型シリコン基板１の表面に熱酸化によりフィールド酸
化膜２を形成する。

【００４８】次に図１（ｂ）に示すように、ｎ型シリコ
ン基板１の表面にゲート酸化膜３を形成した後、このゲ
ート酸化膜３上にゲート電極４となる多結晶シリコン膜
を形成し、この多結晶シリコン膜をパターニングして、
ゲート電極４を形成する。

【００４９】次に図１（ｃ）に示すように、ゲート電極
４をマスクとして、加速エネルギー１５ｋｅＶ、ドーズ
量２×１０¹⁴ｃｍ^-2の条件で、Ｇａをｎ型シリコン基板
１の表面にイオン注入して、アモルファス状態の第１の
不純物領域５ａを形成する。次に同図（ｃ）に示すよう
に、引き続き、ゲート電極４をマスクとして、加速エネ
ルギー５ｋｅＶ、ドーズ量２×１０¹⁴ｃｍ^-2の条件で、
ＢＦ₂をｎ型シリコン基板１の表面にイオン注入して、
第１の不純物領域５ａの表面に、第２の不純物領域５ｂ
を形成する。

【００５０】次に図１（ｄ）に示すように、例えば、常
圧ＣＶＤ法により成膜温度４００℃でもって、全面に層
間絶縁膜としてのシリコン酸化膜６を形成した後、９０
０℃、３０秒のＲＴＡにより、ｎ型シリコン基板１を熱
処理して、不純物の活性化および第１、第２の不純物領
域５ａ，５ｂの結晶回復（結晶化）を行なって、ｐ型ソ
ース・ドレイン拡散層７を形成する。

【００５１】この後は、図示しないが、周知の方法によ
り、層間絶縁膜であるシリコン酸化膜６にコンタクトホ
ールを開口し、ソース・ドレイン電極、ゲート配線など
の各電極・配線を形成する。

【００５２】図２は、図１（ｃ）の工程段階の不純物領
域５ａ，５ｂの不純物元素（Ｇａ，Ｂ）の濃度分布を示
す図である。横軸は基板表面からの深さを示している。

【００５３】図２によれば、不純物濃度が１０¹⁷ｃｍ^-3
となる深さは、Ｇａで約４５ｎｍ、Ｂで約３０ｎｍであ
り、Ｂの方が浅いことが分かる。。これは、質量が重い
Ｇａのイオン注入を行なって基板表面をアモルファス化
した後、Ｇａよりも質量が軽いＢのイオン注入を行なっ
たので、Ｂのチャネリングが抑制されたからである。

【００５４】図３は、図１（ｄ）の工程で形成したｐ型
ソース・ドレイン拡散層７の正孔の濃度分布を示す図で
ある。

【００５５】図３によれば、正孔濃度のピーク値が約１
０²⁰ｃｍ^-3、深さが約５０ｎｍの正孔の濃度分布が形成
され、高濃度の浅い接合のｐ型ソース・ドレイン拡散層
７が形成されていることが分かる。

【００５６】また、本実施形態のｐ型ＭＯＳトランジス
タを調べた結果、接合リーク電流もＧａのイオン注入に
伴うリーク電流の増加も見られなかった。すなわち、ｐ
ｎ接合特性の劣化は起こらなかった。

【００５７】以上述べたように、本実施形態によれば、
プリアモルファス化法を用いても、ｐｎ接合特性の劣化
を招かずに、高濃度で浅いｐ型ソース・ドレイン拡散層
７を形成でき、もって次世代ＬＳＩの性能を大幅に引き
出せる微細なＭＯＳトランジスタを製造できるようにな
る。

【００５８】なお、本実施形態は以下の通り種々変形可
能である。

【００５９】（１）本実施形態では、９００℃、３０秒
のＲＴＡにより不純物の活性化を行なったが、熱処理温
度は５５０℃以上１０００℃以下の範囲で変更可能であ
る。

【００６０】ここで、５５０℃以上とするのは、Ｇａの
再配列が起こるようにするためであり、１０００℃以下
とするのは、Ｇａの外方拡散を防止するためである。

【００６１】（２）第１、第２の不純物領域５ａ，５ｂ
上にキャップ絶縁膜を形成した後に、熱処理により、Ｇ
ａ、Ｂの活性化を行なう。これはＧａ、Ｂの方拡散を防
止するためである。上記キャップ絶縁膜としては例えば
窒化膜を用いると良い。

【００６２】（３）上記キャップ絶縁膜の成膜は、該成
膜中に、第１、第２の不純物領域５ａ，５ｂ外にＧａ、
Ｂが拡散しないようにして行なう。

【００６３】（４）上記キャップ絶縁膜の成膜は、この
成膜中に、アモルファス状態である第１、第２の不純物
領域が結晶化しないようにして行なう。

【００６４】（第２の実施形態）図４は、本発明の第２
の実施形態に係るｐ型ＭＯＳトランジスタの製造方法を
示す工程断面図である。

【００６５】まず、図４（ａ）に示すように、単結晶の
ｎ型シリコン基板１１の表面に熱酸化によりフィールド
酸化膜１２を形成する。

【００６６】次に図４（ｂ）に示すように、ｎ型シリコ
ン基板１１の表面にゲート酸化膜１３を形成した後、こ
のゲート酸化膜１３上にゲート電極１４となる多結晶シ
リコン膜を形成し、この多結晶シリコン膜をパターニン
グして、ゲート電極１４を形成する。

【００６７】次に図４（ｃ）に示すように、ゲート電極
１４をマスクとして、加速エネルギー１ｋｅＶ、ドーズ
量５×１０¹⁴ｃｍ^-2の条件で、Ｂをｎ型シリコン基板１
１の表面にイオン注入して、低濃度の不純物領域１５ａ
を形成する。

【００６８】このとき、基板電位が６００ｅＶ以下とな
るように、エレクトロンシャワーにを使用して基板表面
の帯電を防止しながら、Ｂのイオン注入を行なう。

【００６９】なお、エレクトロンシャワーは、本来は、
ゲート破壊を防止するために使用するものであって、本
実施形態のように帯電防止のために使用することは今ま
で行なわれていない。

【００７０】次に図４（ｄ）に示すように、例えば、常
圧ＣＶＤ法により成膜温度３８０℃でもって、全面にシ
リコン酸化膜１６を形成した後、ＲＩＥ等の異方性エッ
チングによるエッチバックにより、ゲート部の側部およ
び上部にシリコン酸化膜１６を選択的に残置させる。

【００７１】このシリコン酸化膜１６は、ＬＤＤ構造を
形成するための側壁ゲート絶縁膜およびＢの外方拡散を
防止するためのキャップ絶縁膜を果たす。

【００７２】次に同図（ｄ）に示すように、シリコン酸
化膜１６で覆われたゲート部をマスクとして、Ｂを加速
電圧１ｋｅＶ、ドーズ量５×１０¹⁴ｃｍ^-2の条件で、ｎ
型シリコン基板１の表面にイオン注入して、不純物領域
１５ａよりも高濃度で深い不純物領域１５ｂを形成す
る。

【００７３】次に図４（ｅ）に示すように、９００℃、
３０秒のＲＴＡにより、ｎ型シリコン基板１１を熱処理
して、不純物の活性化および不純物領域１５ａ，１５ｂ
の結晶回復（結晶化）を行なって、ＬＤＤ構造のｐ型ソ
ース・ドレイン拡散層１７を形成する。なお、シリコン
酸化膜１６を形成する前に６００℃以下の温度で結晶化
を行なっても良い。

【００７４】この後は、図示しないが、周知の方法によ
り、全面に例えば窒化シリコンからなる層間絶縁膜を形
成し、この層間絶縁膜にコンタクトホールを開口し、各
電極配線を形成する。

【００７５】図５は、図４（ｄ）の工程段階の不純物領
域１５ａ，１５ｂの不純物元素（Ｂ）の濃度分布を示す
図である。横軸は基板表面からの深さを示している。ま
た、図６は、従来方法によりｐ型ＭＯＳトランジスタを
形成した場合の不純物領域の不純物元素（Ｂ）の濃度分
布を示す図である。従来方法が本実施形態の方法のそれ
と異なる点は、シリコン酸化膜１６をＬＰＣＶＤ法によ
り成膜温度７８０℃でもって形成したことにある。

【００７６】図５によれば、本実施形態の場合、不純物
濃度が４．６×１０¹⁴ｃｍ^-2と、設定注入量に対して１
０％不足しているがことが分かる。これはイオン注入時
の反射の影響であり、従来方法で見られるような大幅な
注入量の低下は見られない。すなわち、従来方法の場
合、図６によれば、不純物濃度が３．２×１０¹⁴ｃｍ^-3
と、設定注入量に対して６０％程度しか注入されていな
い。これは、計算上イオン注入時の反射は１０％以下で
あり、スパッタリングイールドは０．０１ｎｍであるこ
とから、その他の要因が支配的である。

【００７７】従来方法における注入量の低下の原因とし
ては、イオンビーム自体が持つ電荷が３００ｅＶ相当で
あることから、基板表面にこの電荷量の帯電が起き、こ
れにより、１ｋｅＶと低エネルギーのＢイオンが基板表
面に飛んできた場合、基板表面に帯電した電荷により、
イオン散乱角が変化したことが推測される。

【００７８】しかし、本実施形態では、エレクトロンシ
ャワーを用いているので、基板表面の帯電が抑制され、
これにより、基板電位によるエネルギーロスや、イオン
ビームが曲げられるなどの影響による注入量の低下は抑
制される。したがって、本実施形態の場合、注入量の低
下の原因としては、イオン注入時の反射の影響のみとな
り、計算上通りに設定注入量に対して１０％不足する程
度となる。

【００７９】図７は、図４（ｅ）の工程で形成したｐ型
ソース・ドレイン拡散層１７の不純物の濃度分布を示す
図である。また、図８は従来方法により形成したｐ型ソ
ース・ドレイン拡散層の不純物の濃度分布を示す図であ
る。

【００８０】図７によれば、本実施例による熱処理後に
おいては、不純物濃度は４．３×１０¹⁴ｃｍ^-2となり若
干ながら低下しているが、従来方法で見られるような大
幅な低下は起こらない。すなわち、従来方法の場合、図
８によれば、不純物濃度は５．５×１０¹³ｃｍ^-2と９０
％は外方への拡散が起きていることが分かる。

【００８１】従来方法における不純物濃度の低下の原因
としては、ｐ型ソース・ドレイン拡散層を形成する際の
熱処理の前の側壁ゲート絶縁膜（シリコン酸化膜１６）
の成膜温度が高温なために、不純物領域の不純物が外方
拡散することが考えられる。特に、最大不純物濃度の深
さ５０ｎｍ以下の浅い拡散層を形成する場合には、作用
で説明したように外方拡散が顕著になり大きな問題とな
る。

【００８２】また、成膜温度が高温であることから、イ
オン注入により形成した１次欠陥損傷領域である不純物
領域の欠陥が容易に２次欠陥へと成長し、これにより、
絶縁膜の成膜後において２次欠陥を介した拡散が起こ
り、不純物の拡散が顕著になることも考えられる。

【００８３】さらに、不純物領域の欠陥が２次欠陥へと
成長することにより、ｐ型ソース・ドレイン拡散層を形
成する際の熱処理により、欠陥を十分にアニールアウト
できないことが考えらる。

【００８４】一方、本実施形態の場合は、ｐ型ソース・
ドレイン拡散層１７を形成する際の熱処理の前のシリコ
ン酸化膜１６の成膜工程が低温なために、従来方法の場
合のような原因による不純物の拡散による不純物濃度の
低下は起こらず、不純物濃度の低下を効果的に抑制でき
る。

【００８５】イオン注入に伴う欠陥（損傷）密度は、最
大濃度領域付近に格子間型の欠陥を高密度に有する。イ
オン注入の加速エネルギーの低電圧化に伴い、最大不純
物濃度領域の格子間型欠陥領域も基板表面に位置するよ
うになる。

【００８６】図９は、７００℃でもって拡散層を形成し
た場合の拡散層のシート抵抗と熱処理時間との関係を示
す特性図である。図９から熱処理時間の長時間化に伴
い、シート層抵抗は大幅に増大していることが分かる。

【００８７】これは、拡散層を形成するための熱処理を
行なう前に、不純物領域の不純物の最配列・拡散が既に
行なわれていることを示している。したがって、浅い接
合の拡散層を形成するために、不純物の活性化を伴う熱
処理前の工程を考慮する必要性がある。

【００８８】具体的には、本発明者等の研究によれば、
５０℃／分以上の昇温速度でもって短時間で所定の成膜
温度に設定してシリコン酸化膜１６を形成することによ
り、熱処理を行なう前に、不純物領域の不純物の最配列
・拡散を効果的に防止できることが分かった。

【００８９】（第３の実施形態）本実施形態のｐ型ＭＯ
Ｓトランジスタの製造方法が第２の実施形態のそれと異
なる点は、図４（ｅ）の工程で、９００℃、３０秒のＲ
ＴＡにより、不純物の活性化および不純物領域１５ａ，
１５ｂの結晶回復を行なう代わりに、層間絶縁膜の形成
時に伴う加熱により上記不純物の活性化、結晶回復を行
なって、ｐ型ソース・ドレイン拡散層を形成することに
ある。この場合、層間絶縁膜の成膜温度は５５０℃程度
とすることが好ましい。本実施形態によれば、ＲＴＡが
不要になるので、プロセスの簡略化を図れるようにな
る。

【００９０】（第４の実施形態）まず、周知の方法によ
り、シリコン基板の表面上にゲート酸化膜、ゲート電極
を形成し、さらにゲート電極をマスクとして、加速電圧
１ｋｅＶ、ドーズ量５×１０¹⁴ｃｍ^-2の条件でＢのイオ
ン注入を行なって、深さ５０ｎｍ以下の浅いｐ型ソース
・ドレイン拡散層となる不純物領域を形成する。

【００９１】次にシリコン基板の裏面にシリコン窒化膜
を形成し、シリコン基板を反らすことにより、ｐ型シリ
コン基板の表面に圧縮応力を加え、この状態で７００
℃、１０分の熱処理により、不純物領域のＢの活性化、
不純物領域の結晶回復を行なって、ｐ型ソース・ドレイ
ン拡散層を形成する。

【００９２】図１０は、本実施形態のように加速電圧１
ｋｅＶ、ドーズ量５×１０¹⁴ｃｍ^-2の条件でＢのイオン
注入を行なった後に、７００℃、１０分の熱処理を行な
う際に、シリコン基板の表面に加わる応力の影響を述べ
た結果である。

【００９３】図１０に示すように、シリコン基板の表面
に引張応力が加わると、シリコンの結晶格子が広げられ
るため、格子間の隙間が大きくなり、Ｂの外方拡散がよ
り起こり易くなり、図１０に示すように、シート抵抗は
５００Ω／□以上の高い値となる。

【００９４】これに対して、シリコン基板の表面に圧縮
応力を加えた場合には、シリコンの結晶格子が狭めら
れ、格子間隔が小さくなるためＢの外方拡散が抑制さ
れ、図１０に示すように、０．１〜０．５ＧＰａの範囲
で３００Ω／□以下のシート抵抗が得られる。

【００９５】これ以上の圧縮応力が加わると、今度はＢ
がシリコン中に分散した状態で存在するよりもクラスタ
ーもしくは析出物とした方がより安定となるため、再び
シート抵抗の上昇が起こる。しかし、引張応力が加わっ
た状態と比較すると、シリコン基板の表面に電気的に活
性化したＢの濃度が高いために、シート抵抗は低い値と
なる。

【００９６】この現象は程度の差こそあれ、Ｇａ，Ｉ
ｎ，Ｐ，Ａｓ，Ｓｂなどの不純物全てについて観察さ
れ、いずれも表面に圧縮応力を加えたほうがより望まし
い特性が得られることが見出された。

【００９７】したがって、本実施形態のように、シリコ
ン基板の表面に圧縮応力を加えながら熱処理を行なえ
ば、不純物の外方拡散を効果的に抑制できるので、所望
の不純物濃度分布を有する深さ５０ｎｍ以下の浅いｐ型
ソース・ドレイン拡散層を容易に形成できるようにな
る。

【００９８】なお、本発明は、上記実施形態に限定され
るものではない。

【００９９】例えば、同じ導電型および導電率となるイ
オン種としては、Ｉｎ等のIII 族元素を用いることもで
きる。

【０１００】また、シリコン基板は単結晶でなく多結晶
であっても良く、さらに、単結晶シリコン基板上にＣＶ
Ｄ法等によって単結晶シリコン層を形成し、これを新た
な基板として使用しても良い。

【０１０１】また、上記実施形態では、所望の不純物濃
度を得るために、ＢＦ₂やＢのイオン注入を行なった
が、他の不純物のイオン注入を行なっても良い。特に、
ＢやＢＦ₂のようにイオン半径の小さい不純物を用いた
場合に、本発明の効果は顕著となる。

【０１０２】また、上記実施形態では、ｐ型ＭＯＳトラ
ンジスタの場合について説明したが、本発明はｎ型ＭＯ
Ｓトランジスタにも適用できる。例えば、第１の実施形
態の場合であれば、Ｓｂ等のＶ族元素をイオン注入した
後、それより質量が軽いＰ、Ａｓ等のＶ元素をイオン注
入すれば良い。

【０１０３】また、本発明は、ＭＯＳトランジスタ以外
の素子の浅い接合の拡散層にも適用できる。

【０１０４】また、上記実施形態では、熱処理前のキャ
ップ絶縁膜としてシリコン酸化膜を用いたが、不純物領
域に結晶変化が起こらない状況下で成膜するのであれ
ば、窒化膜やポリシリコン膜などを用いても良い。

【０１０５】また、上記実施形態では、イオン注入によ
り不純物の導入を行なったが、気相拡散や気相拡散など
により行なっても良い。さらに、イオンシャワー、プラ
ズマドーピングなどにより行なっても良い。

【０１０６】また、上記実施形態では、シリコン基板の
表面に拡散層を形成する場合につてい説明したが、本発
明は半導体層（膜）の表面に拡散層を形成する場合にも
適用できる。

【０１０７】また、第２、第３の実施形態において、第
１の実施形態のプリアモルファス法を適用しても良い。

【０１０８】また、第２、第３の実施形態において、予
め６００℃以下の低温熱処理によりイオン注入によって
形成される一次欠陥をアニールアウトさせても良い。

【０１０９】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【０１１０】

【発明の効果】以上詳述したように本発明によれば、良
質な浅い接合の拡散層を容易に形成できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るｐ型ＭＯＳトラ
ンジスタの製造方法を示す工程断面図

【図２】図１（ｃ）の工程段階の不純物領域の不純物濃
度分布を示す図

【図３】図１（ｄ）の工程で形成したｐ型ソース・ドレ
イン拡散層の正孔濃度分布を示す図

【図４】本発明の第２の実施形態に係るｐ型ＭＯＳトラ
ンジスタの製造方法を示す工程断面図

【図５】図４（ｄ）の工程段階の不純物領域の不純物濃
度分布を示す図

【図６】従来方法の場合の不純物領域の不純物濃度分布
を示す図

【図７】図４（ｅ）の工程で形成したｐ型ソース・ドレ
イン拡散層の不純物濃度分布を示す図

【図８】従来方法により形成したｐ型ソース・ドレイン
拡散層の不純物濃度分布を示す図

【図９】拡散層のシート抵抗と熱処理時間との関係を示
す特性図

【図１０】シリコン基板の表面に加わる応力（圧縮応
力、引張り応力）と拡散層のシート抵抗との関係を示す
特性図

【図１１】最大不純物濃度の深さと外方拡散量との関係
を示す特性図

【符号の説明】

１…ｎ型シリコン基板（第１導電型半導体領域）２…フィールド酸化膜３…ゲート酸化膜４…ゲート電極５ａ…第１の不純物領域５ｂ…第２の不純物領域６…シリコン酸化膜７…ｐ型ソース・ドレイン拡散層１１…ｎ型シリコン基板（第１導電型半導体領域）１２…フィールド酸化膜１３…ゲート酸化膜１４…ゲート電極１５ａ…低濃度の不純物領域１５ｂ…高濃度の不純物領域１６…シリコン酸化膜（キャップ絶縁膜）１７…ｐ型ソース・ドレイン拡散層

───────────────────────────────────────────────────── フロントページの続き (72)発明者須黒恭一神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者北浦義昭神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体領域の表面に第１の第２
導電型不純物を導入して、前記第１導電型半導体領域の
表面にアモルファス状態の第１の不純物領域を形成する
工程と、この第１の不純物領域の表面に前記第１の第２導電型不
純物よりも低質量の第２の第２導電型不純物を導入し
て、前記第１の不純物領域の表面に第２の不純物領域を
形成する工程と、熱処理により前記第１および第２の第２導電型不純物を
活性化して、前記第１導電型半導体領域の表面に第２導
電型拡散層を形成する工程とを有することを特徴とする
半導体装置の製造方法。
【請求項２】第１導電型半導体領域の表面に、最大不純
物濃度の深さが前記表面から５０ｎｍ以下になるよう
に、第２導電型不純物を導入して、不純物領域を形成す
る工程と、この不純物領域から前記第１導電型半導体領域への前記
第２導電型不純物の拡散が抑制される条件でもって、前
記不純物領域上にキャップ絶縁膜を形成する工程と、前記キャップ絶縁膜を形成した後の熱処理または前記キ
ャップ絶縁膜の形成工程に伴う加熱により、前記第２導
電型不純物の活性化を行なうことにより、前記第１導電
型半導体領域の表面に第２導電型拡散層を形成する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項３】７００℃以下の成膜温度で前記キャップ絶
縁膜を形成した後の熱処理、またはこの形成に伴う加熱
により、前記第２導電型拡散層を形成することを特徴と
する請求項２に記載の半導体装置の製造方法。
【請求項４】５０℃／分以上の昇温速度でもって所定の
成膜温度に設定して前記キャップ絶縁膜を形成した後
の、またはこれに伴う熱処理により、前記第２導電型拡
散層を形成することを特徴とする請求項２に記載の半導
体装置の製造方法。
【請求項５】所定の成膜温度でもって前記キャップ絶縁
膜を形成した後、前記成膜温度よりも高い温度の熱処理
により、前記第２導電型拡散層を形成することを特徴と
する請求項２に記載の半導体装置の製造方法。
【請求項６】第１導電型半導体領域の表面に、最大不純
物濃度の深さが前記表面から５０ｎｍ以下になるよう
に、第２導電型不純物を導入する工程と、前記第１導電型半導体領域の表面に圧縮応力を加えると
ともに、前記第１導電型半導体領域を加熱することによ
り、前記第２導電型不純物の活性化を行なうことによ
り、前記第１導電型半導体領域の表面に第２導電型拡散
層を形成することを特徴とする半導体装置の製造方法。
【請求項７】前記第１導電型半導体領域の帯電を防止す
るとともに、イオン注入により前記第２導電型不純物を
前記第１導電型半導体領域の表面に導入することを特徴
とする請求項１〜請求項６のいずれかに記載の半導体装
置の製造方法。