JPS61248461A - スタツクドｃｍｏｓ ｆｅｔの製造方法 - Google Patents
スタツクドｃｍｏｓ ｆｅｔの製造方法Info
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- JPS61248461A JPS61248461A JP60089317A JP8931785A JPS61248461A JP S61248461 A JPS61248461 A JP S61248461A JP 60089317 A JP60089317 A JP 60089317A JP 8931785 A JP8931785 A JP 8931785A JP S61248461 A JPS61248461 A JP S61248461A
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000012535 impurity Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 4
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 14
- 239000010703 silicon Substances 0.000 abstract description 14
- 239000013078 crystal Substances 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 7
- 238000000137 annealing Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はスタックドＣＭＯＳＦＥＴの製造方法に関す′
るものである。
るものである。
（従来の技術）
スタックドＣＭＯＳＦＥＴとは、第３図（ａ）に示すよ
うに、１つのゲート電極１０４を共有し、互いに導電型
が相反している、２層から成るＭＯＳＦＥＴのことであ
る。第３図（ａｌ中１０１は第１導電型の半導体基板、
１０２は第１層のＭＯＳＦＥＴのゲート絶縁膜、１０３
は第１層のＭＯＳＦＥＴのソースおよびドレイン領域を
形成する前記基板１０１とは逆の第２導電型の不純物拡
散層、１０４はゲート電極、１０５は第２層のＭＯＳＦ
ＥＴのゲート絶縁膜、１０６は第２層のＭＯ８Ｆ’ＥＴ
を形成する前記半導体基板１０１とは逆の第２導電型の
半導体層、１０７は第２層のＭＯＳＦＥＴのソースおよ
びドレインを形成する前記１０３の不純物拡散層とけ逆
の第１導電型の不純物層である。第３図（ａ）の素子の
１０７と１０３をオーミックコンタクトで接続した時の
等価回路を第３図（ｂ）に示す。第３図（ｂ）では下に
ＰＭＯ８，上ＫＮＭＯ８を描いているが、これは、上と
下のＭＯＳ ＦＥＴが互いに逆の導電型であることを示
すために便宜上描いたのでおシ、上下が逆であっても同
様である。第３図（ｂ）に示すように第３図（ａｌの素
子は１個のＣＭ０８ＰＥＴインバータを構成している。
うに、１つのゲート電極１０４を共有し、互いに導電型
が相反している、２層から成るＭＯＳＦＥＴのことであ
る。第３図（ａｌ中１０１は第１導電型の半導体基板、
１０２は第１層のＭＯＳＦＥＴのゲート絶縁膜、１０３
は第１層のＭＯＳＦＥＴのソースおよびドレイン領域を
形成する前記基板１０１とは逆の第２導電型の不純物拡
散層、１０４はゲート電極、１０５は第２層のＭＯＳＦ
ＥＴのゲート絶縁膜、１０６は第２層のＭＯ８Ｆ’ＥＴ
を形成する前記半導体基板１０１とは逆の第２導電型の
半導体層、１０７は第２層のＭＯＳＦＥＴのソースおよ
びドレインを形成する前記１０３の不純物拡散層とけ逆
の第１導電型の不純物層である。第３図（ａ）の素子の
１０７と１０３をオーミックコンタクトで接続した時の
等価回路を第３図（ｂ）に示す。第３図（ｂ）では下に
ＰＭＯ８，上ＫＮＭＯ８を描いているが、これは、上と
下のＭＯＳ ＦＥＴが互いに逆の導電型であることを示
すために便宜上描いたのでおシ、上下が逆であっても同
様である。第３図（ｂ）に示すように第３図（ａｌの素
子は１個のＣＭ０８ＰＥＴインバータを構成している。
このようなスタッドＣＭ０８ＦＥＴの長所は同一平面上
に２つの素子が作れることと、ウェル領域が不要なこと
から集積回路の集積度を増加できること、また、基板上
に一つの型のＦＥＴのみが形成されるのでラフチアツブ
がないことである。
に２つの素子が作れることと、ウェル領域が不要なこと
から集積回路の集積度を増加できること、また、基板上
に一つの型のＦＥＴのみが形成されるのでラフチアツブ
がないことである。
（発明が解決しようとする問題点）
しかし、従来、前記第３図（ａ）Ｏ素子において第２層
ＦＥＴのソースドレインを形成する不純物は、フォトリ
ングラフ技術を用いて選択的に、ソース・ドレイン領域
にイオン注入されていた。従って、第２層トランジスタ
ーにおいてはゲート電極とソース・ドレインに自己整合
性がなく、前記スタックドＣＭＯＳＦＥＴを形成する上
で大きな障害となっていた。
ＦＥＴのソースドレインを形成する不純物は、フォトリ
ングラフ技術を用いて選択的に、ソース・ドレイン領域
にイオン注入されていた。従って、第２層トランジスタ
ーにおいてはゲート電極とソース・ドレインに自己整合
性がなく、前記スタックドＣＭＯＳＦＥＴを形成する上
で大きな障害となっていた。
本発明は上記障害を除去し、ゲート電極と第２層ＦＥＴ
のソース・ドレインを自己整合的に形成するスタックド
ＣＭ０８ＦＥＴの製造方法を提供することを目的とする
。
のソース・ドレインを自己整合的に形成するスタックド
ＣＭ０８ＦＥＴの製造方法を提供することを目的とする
。
（問題点を解決するための手段）
本発明のスタックドＣＭ０８ＦＥＴの製造方法は。
第１導伝型の半導体基板の一生面に多結晶クリコンゲー
ト電極を備えたＮＩＳ型電界効果トランジスタを形成し
、少なくとも前記ゲート電極表面および側面に不純物を
添加しない絶縁膜を形成し、前記半導体基板と同じ導伝
型不純物を含む絶縁膜を少なくとも前記ゲート電極と同
じ厚さに形成し、該不純物を含む絶縁膜を表面が平担な
形状で前記ゲート電極上面が露出するまでエツチングし
、熱酸化して少なくとも該ゲート電極表面に酸化膜を形
成し、全面に前記半導体基板と逆の導伝型の半導体層を
形成し、８００℃以上の熱処理を行い、該８００℃以上
の熱処理工程および前記半導体層の形成工程を通じての
８００℃以上の熱処理時間は長くとも合わせて１時間で
あることによシ構成される。
ト電極を備えたＮＩＳ型電界効果トランジスタを形成し
、少なくとも前記ゲート電極表面および側面に不純物を
添加しない絶縁膜を形成し、前記半導体基板と同じ導伝
型不純物を含む絶縁膜を少なくとも前記ゲート電極と同
じ厚さに形成し、該不純物を含む絶縁膜を表面が平担な
形状で前記ゲート電極上面が露出するまでエツチングし
、熱酸化して少なくとも該ゲート電極表面に酸化膜を形
成し、全面に前記半導体基板と逆の導伝型の半導体層を
形成し、８００℃以上の熱処理を行い、該８００℃以上
の熱処理工程および前記半導体層の形成工程を通じての
８００℃以上の熱処理時間は長くとも合わせて１時間で
あることによシ構成される。
（実施例）
次に、本発明について図面を参照して説明する。
第１図（ａｌ〜（ｄｌ ｕ本発明の一実施例を説明する
ために工程順に示した断面図である。
ために工程順に示した断面図である。
まず、第１図［ａ）に示すように、半導体基板２０１の
一生面に半導体基板２０１と逆の導電型のソース・ドレ
イン不純物層２０４．ゲート絶縁膜２０２゜多結晶シリ
コンよ）なるゲート電極２０３を備えたＭＩＳ型ＦＥ’
ｌ’を形成する。
一生面に半導体基板２０１と逆の導電型のソース・ドレ
イン不純物層２０４．ゲート絶縁膜２０２゜多結晶シリ
コンよ）なるゲート電極２０３を備えたＭＩＳ型ＦＥ’
ｌ’を形成する。
次に、第１図（ｂ）に示すように、少なくともゲート電
極表面に不純物を添加しない絶縁膜２０５を数百へ成長
する。勿論この時、絶縁膜２０５は全面に成長してもか
まわない。次いで、全面に不純物層２０４と逆の導電型
つま）基板２０１とは同じ導電型の不純物を添加した絶
縁膜２０６を形成する。なお、この絶縁膜の厚さは少々
くともゲート電極２０３と同じ厚さとする。次いで、絶
縁膜２０６上全面Ｋ例えばフォトレジスト２０７を塗布
し表面を平滑化する。
極表面に不純物を添加しない絶縁膜２０５を数百へ成長
する。勿論この時、絶縁膜２０５は全面に成長してもか
まわない。次いで、全面に不純物層２０４と逆の導電型
つま）基板２０１とは同じ導電型の不純物を添加した絶
縁膜２０６を形成する。なお、この絶縁膜の厚さは少々
くともゲート電極２０３と同じ厚さとする。次いで、絶
縁膜２０６上全面Ｋ例えばフォトレジスト２０７を塗布
し表面を平滑化する。
次に、第１図（Ｃ）に示すように、フォトレジスト２０
７と絶縁膜２０ｂのエツチングレートが同じになる条件
でエツチングし、絶縁膜２０６０表面が平担な状態でゲ
ート電極２０３の上面を露出させる。
７と絶縁膜２０ｂのエツチングレートが同じになる条件
でエツチングし、絶縁膜２０６０表面が平担な状態でゲ
ート電極２０３の上面を露出させる。
次に、第１図（ｄ）に示すように、熱酸化を行い、ゲー
ト電極２０３上面に第２層ＦＥＴのゲート絶縁膜２０８
を数百Ａ成長する。次いで、第２層ＦＥＴの基板となる
単結晶シリコン層２０９を形成する。形成する方法は特
に限定しない。
ト電極２０３上面に第２層ＦＥＴのゲート絶縁膜２０８
を数百Ａ成長する。次いで、第２層ＦＥＴの基板となる
単結晶シリコン層２０９を形成する。形成する方法は特
に限定しない。
最後に、８００℃以上の温度でアニールして絶縁膜２０
６から不純物を拡散して、第２層ＦＥＴのソース・ドレ
イン不純物拡散層２１０を形成する。
６から不純物を拡散して、第２層ＦＥＴのソース・ドレ
イン不純物拡散層２１０を形成する。
この時基板２０１およびゲート電極２０３へは絶縁膜２
０５番よび２０２にさえぎられ不純物はほとんど拡散し
ない。
０５番よび２０２にさえぎられ不純物はほとんど拡散し
ない。
なお、前述の第２層単結晶シリコン層２０９を形成する
際に加熱処理のため絶縁物２０６からすでに不純物が拡
散し、拡散＃２１０を形成している場合社上述の８００
℃以上のアニールは不要である。
際に加熱処理のため絶縁物２０６からすでに不純物が拡
散し、拡散＃２１０を形成している場合社上述の８００
℃以上のアニールは不要である。
第２図（ａ）〜（ｉ）は本発明の他の実施例を説明する
ために工程順に示した断面図である。
ために工程順に示した断面図である。
まず、第２図（ａ）に示すように、不純物濃度１０１１
ｉｃＩｒＬ１程度のｎ型シリコン基板３０１に素子分離
用の厚い酸化膜３０２を選択酸化法によυ数千Ａ程度成
長した後、ゲート酸化ａ３０３を数百Ａ程度成長し、ゲ
ート電極を形成する不純物を添加した第２図（ａ）中素
子形成領域が３０５，３０６と２箇所形成されているが
３０５が素子が形成される領域で３０６は後工程の第２
層シリコン層を単結晶化する際に種結晶となる領域であ
る。
ｉｃＩｒＬ１程度のｎ型シリコン基板３０１に素子分離
用の厚い酸化膜３０２を選択酸化法によυ数千Ａ程度成
長した後、ゲート酸化ａ３０３を数百Ａ程度成長し、ゲ
ート電極を形成する不純物を添加した第２図（ａ）中素
子形成領域が３０５，３０６と２箇所形成されているが
３０５が素子が形成される領域で３０６は後工程の第２
層シリコン層を単結晶化する際に種結晶となる領域であ
る。
次に、第２図（ｂ）に示すように、フォトリングラフィ
技術を用いてゲートをパターニングした後、多結晶シリ
コン３０４を異方性エツチングしてゲート電極３０７を
形成する。続いてＰ型不純物であるホウ素を例えば３０
ＫｅＶｅ５ＸＩＱ”ＣＩＷ−”１度イオン注入して第１
層ＦＥＴのソース・ドレイン不純物拡散領域３０８を形
成する。
技術を用いてゲートをパターニングした後、多結晶シリ
コン３０４を異方性エツチングしてゲート電極３０７を
形成する。続いてＰ型不純物であるホウ素を例えば３０
ＫｅＶｅ５ＸＩＱ”ＣＩＷ−”１度イオン注入して第１
層ＦＥＴのソース・ドレイン不純物拡散領域３０８を形
成する。
次に、第２図（ｅ）に示すように、ゲート電極３０７の
表面に熱酸化膜３０９を数百Ａ程度成長し、全面にリン
をｌ Ｘ Ｉ ＱＺＯＣＩＬ″″３程度含む酸化膜３１
０を例えは気相成長法等で数千Ａ成長し、フォトレジス
ト３１１を１μｍ程度塗布して表面を平担化する。
表面に熱酸化膜３０９を数百Ａ程度成長し、全面にリン
をｌ Ｘ Ｉ ＱＺＯＣＩＬ″″３程度含む酸化膜３１
０を例えは気相成長法等で数千Ａ成長し、フォトレジス
ト３１１を１μｍ程度塗布して表面を平担化する。
次に、第２図（ｄ）に示すように、酸化膜３１０と７オ
トレジスト３１１が同じエツチングレートになる条件で
７オトレジスト並ひに酸化膜をエツチングしてゲート電
極３０７の上面を霧出させる。
トレジスト３１１が同じエツチングレートになる条件で
７オトレジスト並ひに酸化膜をエツチングしてゲート電
極３０７の上面を霧出させる。
次に、第２図（ｅｌに示すように、露出したゲート電極
３０７表面に熱酸化膜３１２を数百へ程度成長させる。
３０７表面に熱酸化膜３１２を数百へ程度成長させる。
次に、ｍ２図（ｆ）に示すように、フォトリングラフィ
技術を用いて種結晶領域３０６上の絶縁膜３１０及び３
０３のみを選択的にエツチングして種結晶領域３０６の
基板表面を露出させる。
技術を用いて種結晶領域３０６上の絶縁膜３１０及び３
０３のみを選択的にエツチングして種結晶領域３０６の
基板表面を露出させる。
次に、第２図（ｇ）に示すように、全面にアモルファス
シリコンである第２層シリコン層３１３を１μｍ程度成
長した後６５０℃で１時間程度アニールする。しかると
きは種結晶領域３０６のシリコン基板表面から固相エピ
タキシャル成長によシアモルファスシリコンが単結晶化
していき、アモルファスシリコンよ）なる第２層シリコ
ン層３１３は単結晶シリコン化する。
シリコンである第２層シリコン層３１３を１μｍ程度成
長した後６５０℃で１時間程度アニールする。しかると
きは種結晶領域３０６のシリコン基板表面から固相エピ
タキシャル成長によシアモルファスシリコンが単結晶化
していき、アモルファスシリコンよ）なる第２層シリコ
ン層３１３は単結晶シリコン化する。
ただし、６５０℃１時間アニールの場合は国井等が、ジ
ャーナル・アプライド・フィジックス（Ｊｏｕｒｎａｌ
ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）の５４巻５号に１
９８３年５月に発表したところによると、実験結果より
単結晶化するアモルファスシリコンの平面上の距離は約
４μｍ程度である。この結果からして、本実施例では、
種結晶から素子の端までの距離、即ち第２図１ｇ）にお
ける３１４から３１５までの距離を予めマスク上で４μ
ｍ程度におさえておく必要がある。次いで、単結晶化し
た第２層シリコン層３１３をＰｆｉ化すべく、例えばホ
ウ素を４００ＫｅＶで約Ｉ Ｘ Ｉ Ｑ” ｃＩＫ−＊
イオン注入する。しかるときは、第２層シリコン層３１
３は約ｌＸｌ０”〜５ Ｘ １０１ｓα−３の不純物を
含むようＫなる。
ャーナル・アプライド・フィジックス（Ｊｏｕｒｎａｌ
ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）の５４巻５号に１
９８３年５月に発表したところによると、実験結果より
単結晶化するアモルファスシリコンの平面上の距離は約
４μｍ程度である。この結果からして、本実施例では、
種結晶から素子の端までの距離、即ち第２図１ｇ）にお
ける３１４から３１５までの距離を予めマスク上で４μ
ｍ程度におさえておく必要がある。次いで、単結晶化し
た第２層シリコン層３１３をＰｆｉ化すべく、例えばホ
ウ素を４００ＫｅＶで約Ｉ Ｘ Ｉ Ｑ” ｃＩＫ−＊
イオン注入する。しかるときは、第２層シリコン層３１
３は約ｌＸｌ０”〜５ Ｘ １０１ｓα−３の不純物を
含むようＫなる。
次に、第２図（ｈ）に示すように、赤外線照射によシ基
板温度１ｏｏｏ”０で１０秒間アニールすると、絶縁膜
３１０から不純物が拡散し、第２層ＦＥＴのソース・ド
レインとなる不純物拡散領域３１６が形成される。また
、イオン注入された前記ホウ素も同時に活性化する。
板温度１ｏｏｏ”０で１０秒間アニールすると、絶縁膜
３１０から不純物が拡散し、第２層ＦＥＴのソース・ド
レインとなる不純物拡散領域３１６が形成される。また
、イオン注入された前記ホウ素も同時に活性化する。
最後に、第２図（ｉ）に示すように不要な領域の第２層
シリコン層を除去してスタックドＣＭＯ８ＰＥＴを得る
。
シリコン層を除去してスタックドＣＭＯ８ＰＥＴを得る
。
以上の説明では、第２層の単結晶シリコン層を７モル′
７アスシリコンの固相エピタキシャル成長で形成したが
、他の例えば多結晶シリコンレーザ溶融再結晶化法等を
用いても同様である。
７アスシリコンの固相エピタキシャル成長で形成したが
、他の例えば多結晶シリコンレーザ溶融再結晶化法等を
用いても同様である。
なお、本実施例では、第２層ＦＥＴｔ−ＰＭＯ８゜第２
層ＦＥＴをＮＭＯ８としたが逆でも同様に実施できる。
層ＦＥＴをＮＭＯ８としたが逆でも同様に実施できる。
（発明の効果）
以上説明したとおり、本発明によれば、ゲート電極以外
の領域に選択的に形成した不純物を含む絶縁膜を不純物
拡散源として第２層シリコン層へ不純物を拡散すること
によル、ゲート電極と第２層ＦＥＴのソース・ドレイン
を自己整合的に形成することができる。その結果スタッ
クドＣＭＯ５ＦＥＴの生産性を高めることができる。
の領域に選択的に形成した不純物を含む絶縁膜を不純物
拡散源として第２層シリコン層へ不純物を拡散すること
によル、ゲート電極と第２層ＦＥＴのソース・ドレイン
を自己整合的に形成することができる。その結果スタッ
クドＣＭＯ５ＦＥＴの生産性を高めることができる。
第１図（ａｔ〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した断面図、第２図（ａｌ〜（ｉｌは本
発明の他の実施例を説明するために工程順に示した断面
図、第３図（ａ） 、 （ｂ）は従来のスタックドＣＭ
Ｏ５ＦＥＴの断面図およびその等価回路図である。 １０１．２０１，３０１・・・・・・シリコン基板、１
０２゜１０５．２０２，２０５，２０６，２０８，３０
２． （ｂ）３０３．３０９，３１０”、３１２
・・・・・・絶縁膜、１０４゜２０３．３１３・・−・
・・第２層シリコン層、１０３，１０７゜２０４．２１
０，３０８，３１６，２０７，３１１・・・・・・フォ
トレジスト、３０５・・・・・・素子形成領域、３０６
−・・・・・種結晶領域、３０４・・・・・・多結晶シ
リコン、３１４・・・・・・種結晶領域の端、３１５・
・・・・・素子領域の端。 ＄１／Ｒ 茶 ｌ 図 ＄ ２ ｆ！！！Ｊ ＄２図 簗 ２ 図
めに工程順に示した断面図、第２図（ａｌ〜（ｉｌは本
発明の他の実施例を説明するために工程順に示した断面
図、第３図（ａ） 、 （ｂ）は従来のスタックドＣＭ
Ｏ５ＦＥＴの断面図およびその等価回路図である。 １０１．２０１，３０１・・・・・・シリコン基板、１
０２゜１０５．２０２，２０５，２０６，２０８，３０
２． （ｂ）３０３．３０９，３１０”、３１２
・・・・・・絶縁膜、１０４゜２０３．３１３・・−・
・・第２層シリコン層、１０３，１０７゜２０４．２１
０，３０８，３１６，２０７，３１１・・・・・・フォ
トレジスト、３０５・・・・・・素子形成領域、３０６
−・・・・・種結晶領域、３０４・・・・・・多結晶シ
リコン、３１４・・・・・・種結晶領域の端、３１５・
・・・・・素子領域の端。 ＄１／Ｒ 茶 ｌ 図 ＄ ２ ｆ！！！Ｊ ＄２図 簗 ２ 図
Claims (1)
- 第１導伝型の半導体基板の一主面に多結晶シリコンゲ
ート電極を備えたＭＩＳ型電界効果トランジスタを形成
し、少なくとも前記ゲート電極表面および側面に不純物
を添加しない絶縁膜を形成し、前記半導体基板と同じ導
伝型の不純物を含む絶縁膜を少なくとも前記ゲート電極
と同じ厚さに形成し、該不純物を含む絶縁膜を表面が平
担な形状で前記ゲート電極上面が露出するまでエッチン
グし、熱酸化して少なくとも該ゲート電極表面に酸化膜
を形成し、全面に前記半導体基板と逆の導伝型の半導体
層を形成し、８００℃以上の熱処理を行い、該８００℃
以上の熱処理工程および前記半導体層の形成工程を通じ
ての８００℃以上の熱処理時間は長くとも合わせて１時
間であることを特徴とするスタックドＣＭＯＳＦＥＴの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089317A JPS61248461A (ja) | 1985-04-25 | 1985-04-25 | スタツクドｃｍｏｓ ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089317A JPS61248461A (ja) | 1985-04-25 | 1985-04-25 | スタツクドｃｍｏｓ ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248461A true JPS61248461A (ja) | 1986-11-05 |
Family
ID=13967284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60089317A Pending JPS61248461A (ja) | 1985-04-25 | 1985-04-25 | スタツクドｃｍｏｓ ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305547A (ja) * | 1987-06-05 | 1988-12-13 | Fuji Electric Co Ltd | 相補型半導体装置 |
-
1985
- 1985-04-25 JP JP60089317A patent/JPS61248461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305547A (ja) * | 1987-06-05 | 1988-12-13 | Fuji Electric Co Ltd | 相補型半導体装置 |
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