JPH11251579A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JPH11251579A JPH11251579A JP11005079A JP507999A JPH11251579A JP H11251579 A JPH11251579 A JP H11251579A JP 11005079 A JP11005079 A JP 11005079A JP 507999 A JP507999 A JP 507999A JP H11251579 A JPH11251579 A JP H11251579A
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- effect transistor
- isolation region
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 54
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 239000004065 semiconductor Substances 0.000 claims abstract description 58
- 238000002955 isolation Methods 0.000 claims description 90
- 239000000463 material Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 45
- 239000002019 doping agent Substances 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 23
- 150000002500 ions Chemical class 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 239000002800 charge carrier Substances 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000011810 insulating material Substances 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 230000005684 electric field Effects 0.000 claims 2
- 239000000969 carrier Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 239000012212 insulator Substances 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- XUKUURHRXDUEBC-KAYWLYCHSA-N Atorvastatin Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-KAYWLYCHSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Nanotechnology (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 実質的に分離されたボディを有する電界効果
トランジスタを提供する。 【解決手段】 本発明の電界効果トランジスタは、半導
体基板16と電荷キャリアの交換を可能にするネック領
域13を経て、半導体基板と接触する、半導体材料より
なる実質的に電気的に分離された領域に形成されたデバ
イス領域17を有している。トランジスタのデバイス領
域は、ネック領域以外の面で基板との電気的接触から分
離されている。
トランジスタを提供する。 【解決手段】 本発明の電界効果トランジスタは、半導
体基板16と電荷キャリアの交換を可能にするネック領
域13を経て、半導体基板と接触する、半導体材料より
なる実質的に電気的に分離された領域に形成されたデバ
イス領域17を有している。トランジスタのデバイス領
域は、ネック領域以外の面で基板との電気的接触から分
離されている。
Description
【0001】
【発明の属する技術分野】本発明は、集積回路デバイス
に関し、特に、電界効果トランジスタに関する。
に関し、特に、電界効果トランジスタに関する。
【0002】
【従来の技術】増大したゲート制御、減少したボディ効
果、減少したキャパシタンス、低い接合漏洩電流は、S
OI(semiconductor−on−insul
ator)基板に作製された金属酸化物半導体電界効果
トランジスタ(MOSFET)を含む絶縁ゲート電界効
果トランジスタ(IGFET)の特性の一部である。S
OI IGFETのこれらの特性は、それらを低電圧,
低圧力の応用に用いることの興味を生じさせた。しか
し、SOI基板にデバイスを作製することに固有の問題
は、回路の設計を複雑にし、開発および製造のコストを
増大させる。
果、減少したキャパシタンス、低い接合漏洩電流は、S
OI(semiconductor−on−insul
ator)基板に作製された金属酸化物半導体電界効果
トランジスタ(MOSFET)を含む絶縁ゲート電界効
果トランジスタ(IGFET)の特性の一部である。S
OI IGFETのこれらの特性は、それらを低電圧,
低圧力の応用に用いることの興味を生じさせた。しか
し、SOI基板にデバイスを作製することに固有の問題
は、回路の設計を複雑にし、開発および製造のコストを
増大させる。
【0003】基板に電気的に接触したボディを有し、基
板と電荷キャリアを交換するバルクシリコン基板に形成
されたIGFETデバイスとは異なり、SOI IGF
ETは、電荷キャリアを永久にあるいはほぼ永久に蓄積
するフローティング・ボディを有している。SOI I
GFETデバイスのこの特徴は、ヒステリシス効果を示
す電気的特性を生じる。この電気的特性では、SOIデ
バイスは、先の数100ミリ秒の動作の際の状態の関数
として電気的に動作する。さらに、SOI IGFET
のフローティング・ボディは、信頼性の問題と関係して
きた。信頼性の問題は、例えば、バルクシリコン基板に
作製された従来のIGFETに比べて、デバイス・ラッ
チアップへの増大したサセプティビリティ(susce
ptibility)、および増大したホットキャリア
低下である。
板と電荷キャリアを交換するバルクシリコン基板に形成
されたIGFETデバイスとは異なり、SOI IGF
ETは、電荷キャリアを永久にあるいはほぼ永久に蓄積
するフローティング・ボディを有している。SOI I
GFETデバイスのこの特徴は、ヒステリシス効果を示
す電気的特性を生じる。この電気的特性では、SOIデ
バイスは、先の数100ミリ秒の動作の際の状態の関数
として電気的に動作する。さらに、SOI IGFET
のフローティング・ボディは、信頼性の問題と関係して
きた。信頼性の問題は、例えば、バルクシリコン基板に
作製された従来のIGFETに比べて、デバイス・ラッ
チアップへの増大したサセプティビリティ(susce
ptibility)、および増大したホットキャリア
低下である。
【0004】SOI IGFETを受け入れることにつ
いての障害は、SOI基板製造のコストが増大すること
である。SOI基板の製造は、追加の処理工程、例えば
酸素注入シリコン(SIMOX)基板における高温での
長期間のアニールを伴う高ドース量の酸素注入、または
ボンディングおよびエッチバックSOI(BESOI)
におけるように、2つの用意されたウェハのボンディン
グおよび上部半導体層の所望の厚さへの研磨を含んでい
る。
いての障害は、SOI基板製造のコストが増大すること
である。SOI基板の製造は、追加の処理工程、例えば
酸素注入シリコン(SIMOX)基板における高温での
長期間のアニールを伴う高ドース量の酸素注入、または
ボンディングおよびエッチバックSOI(BESOI)
におけるように、2つの用意されたウェハのボンディン
グおよび上部半導体層の所望の厚さへの研磨を含んでい
る。
【0005】
【発明が解決しようとする課題】したがって、本発明の
目的は、実質的に分離されたボディ(しかし基板に接合
されたままであり、基板と電荷キャリアを交換する)を
有する電界効果トランジスタを提供することにある。
目的は、実質的に分離されたボディ(しかし基板に接合
されたままであり、基板と電荷キャリアを交換する)を
有する電界効果トランジスタを提供することにある。
【0006】本発明の他の目的は、基板へのボディ接触
を保持しながら、前記したフローティング・ボディの有
害な結果を避けて、急速なスイッチング速度を容易にす
るために、実質的に分離されたボディを有する電界効果
トランジスタを提供することにある。
を保持しながら、前記したフローティング・ボディの有
害な結果を避けて、急速なスイッチング速度を容易にす
るために、実質的に分離されたボディを有する電界効果
トランジスタを提供することにある。
【0007】本発明のさらに他の目的は、非常に短い有
効チャネル長を有する電界効果トランジスタを提供する
ことにある。
効チャネル長を有する電界効果トランジスタを提供する
ことにある。
【0008】本発明の他の目的は、減少した接合容量を
有する電界効果トランジスタを提供することにある。
有する電界効果トランジスタを提供することにある。
【0009】本発明の他の目的は、大きなチャネル幅を
有するが、小領域の半導体基板を占有する電解効果トラ
ンジスタを製造する方法を提供することにある。
有するが、小領域の半導体基板を占有する電解効果トラ
ンジスタを製造する方法を提供することにある。
【0010】本発明の他の目的は、増大したデバイス電
流を与えるために、サブリソグラフィ厚さを有するボデ
ィを持つ電界効果トランジスタを提供することにある。
流を与えるために、サブリソグラフィ厚さを有するボデ
ィを持つ電界効果トランジスタを提供することにある。
【0011】本発明の他の目的は、ゲート導体がFET
のボディを取り囲み、FETが大きなアイソレーション
領域によって基板上で他の回路素子から電気的に分離さ
れているFETを提供することにある。
のボディを取り囲み、FETが大きなアイソレーション
領域によって基板上で他の回路素子から電気的に分離さ
れているFETを提供することにある。
【0012】
【課題を解決するための手段】これらのおよび他の目的
は、本発明による実質的に分離されたボディを有するト
ランジスタと、トランジスタの製造方法とによって達成
される。
は、本発明による実質的に分離されたボディを有するト
ランジスタと、トランジスタの製造方法とによって達成
される。
【0013】本発明の第1の態様によれば、電界効果ト
ランジスタ(FET)は、半導体基板と電荷キャリアの
交換を可能にするネック領域を経て、半導体基板と接触
する、半導体材料よりなる実質的に分離されたボディ、
すなわちチャネル領域を有している。トランジスタのボ
ディは、ネック領域以外の面で基板との電気的接触から
分離されている。
ランジスタ(FET)は、半導体基板と電荷キャリアの
交換を可能にするネック領域を経て、半導体基板と接触
する、半導体材料よりなる実質的に分離されたボディ、
すなわちチャネル領域を有している。トランジスタのボ
ディは、ネック領域以外の面で基板との電気的接触から
分離されている。
【0014】本発明の好適な態様によれば、FETのボ
ディは、基板のアイソレーション領域の側壁に形成され
る。本発明の他の好適な態様によれば、ボディは、複数
の電気的に分離された面を有している。これらの面は、
ネック領域での面以外の、ボディのほぼすべての面領域
を有している。ゲートは、電気的に分離されたすべての
面を覆っている。
ディは、基板のアイソレーション領域の側壁に形成され
る。本発明の他の好適な態様によれば、ボディは、複数
の電気的に分離された面を有している。これらの面は、
ネック領域での面以外の、ボディのほぼすべての面領域
を有している。ゲートは、電気的に分離されたすべての
面を覆っている。
【0015】本発明の他の好適な態様によれば、ボディ
は、サブリソグラフィック厚さを有し、単結晶半導体基
板に接触する、エピタキシャル半導体材料の側壁スペー
サ領域に形成される。好適には、基板は、第1の注入で
ドーパントイオンが注入され、ドーパントイオンの第2
の注入によって、ボディ領域およびソース/ドレイン領
域が形成され、ドープされた基板領域に位置合わせされ
て、ドープされたアクティブ・デバイス領域が形成され
る。
は、サブリソグラフィック厚さを有し、単結晶半導体基
板に接触する、エピタキシャル半導体材料の側壁スペー
サ領域に形成される。好適には、基板は、第1の注入で
ドーパントイオンが注入され、ドーパントイオンの第2
の注入によって、ボディ領域およびソース/ドレイン領
域が形成され、ドープされた基板領域に位置合わせされ
て、ドープされたアクティブ・デバイス領域が形成され
る。
【0016】本発明のさらに他の態様によれば、電界効
果トランジスタ(FET)を製造する方法が提供され
る。この方法は、半導体基板にアイソレーション領域を
形成する工程と、基板上にコンフォーマル材料層を付着
する工程と、コンフォーマル材料を異方性エッチング
し、半導体材料をアイソレーション領域の側壁に、FE
Tのアクティブ・デバイス領域として残す工程とを含ん
でいる。チャネル領域およびソース/ドレイン領域が、
アクティブ・デバイス領域の各部分をドーピングして、
反対ドーパント形のドープされた個々の領域を形成する
ことによって作製される。
果トランジスタ(FET)を製造する方法が提供され
る。この方法は、半導体基板にアイソレーション領域を
形成する工程と、基板上にコンフォーマル材料層を付着
する工程と、コンフォーマル材料を異方性エッチング
し、半導体材料をアイソレーション領域の側壁に、FE
Tのアクティブ・デバイス領域として残す工程とを含ん
でいる。チャネル領域およびソース/ドレイン領域が、
アクティブ・デバイス領域の各部分をドーピングして、
反対ドーパント形のドープされた個々の領域を形成する
ことによって作製される。
【0017】本発明の好適な態様では、電界効果トラン
ジスタ(FET)を製造する方法が提供される。この方
法は、第1のドーパント濃度の上側層と第2のドーパン
ト濃度の下側層とを有する半導体基板を設ける工程を含
んでいる。第2のドーパント濃度は、下側層がエッチン
グ停止層を形成するように、第1のドーパント濃度とは
異なる。浅いトレンチアイソレーション領域が基板に形
成され、上側層は、エッチング停止層が露出されるまで
異方性エッチングされ、上側層の材料が、アイソレーシ
ョン領域の側壁に、FETのボディとして残る。次に、
ボディの領域のドーパント濃度が変更されて、第1のド
ーパント形のソース/ドレイン領域と、第1のドーパン
ト形とは反対の第2のドーパント形のチャネル領域とが
形成される。チャネル領域にゲートが形成される。
ジスタ(FET)を製造する方法が提供される。この方
法は、第1のドーパント濃度の上側層と第2のドーパン
ト濃度の下側層とを有する半導体基板を設ける工程を含
んでいる。第2のドーパント濃度は、下側層がエッチン
グ停止層を形成するように、第1のドーパント濃度とは
異なる。浅いトレンチアイソレーション領域が基板に形
成され、上側層は、エッチング停止層が露出されるまで
異方性エッチングされ、上側層の材料が、アイソレーシ
ョン領域の側壁に、FETのボディとして残る。次に、
ボディの領域のドーパント濃度が変更されて、第1のド
ーパント形のソース/ドレイン領域と、第1のドーパン
ト形とは反対の第2のドーパント形のチャネル領域とが
形成される。チャネル領域にゲートが形成される。
【0018】
【発明の実施の形態】図1は、本発明の絶縁ゲート電界
効果トランジスタ(IGFET)の斜視図である。IG
FET10は、アイソレーション領域15の側壁14に
形成され、半導体材料よりなる基板16上にある、半導
体材料よりなるアクティブ・デバイス領域17を有す
る。アクティブ・デバイス領域17および基板16の半
導体材料は、好適には、シリコンである。IGFET1
0のアクティブ・デバイス領域17は、ボディ12の個
々の面に形成されたソース領域18およびドレイン領域
20とを有する。ボディ12は、IGFETの中央チャ
ネル領域を形成し、チャネル領域は図1ではゲート導体
22に隠れている。ゲート絶縁体24は、ボディ12上
に薄膜として形成され、ボディ12の上に付着されたゲ
ート導体22からボディ12を分離する。
効果トランジスタ(IGFET)の斜視図である。IG
FET10は、アイソレーション領域15の側壁14に
形成され、半導体材料よりなる基板16上にある、半導
体材料よりなるアクティブ・デバイス領域17を有す
る。アクティブ・デバイス領域17および基板16の半
導体材料は、好適には、シリコンである。IGFET1
0のアクティブ・デバイス領域17は、ボディ12の個
々の面に形成されたソース領域18およびドレイン領域
20とを有する。ボディ12は、IGFETの中央チャ
ネル領域を形成し、チャネル領域は図1ではゲート導体
22に隠れている。ゲート絶縁体24は、ボディ12上
に薄膜として形成され、ボディ12の上に付着されたゲ
ート導体22からボディ12を分離する。
【0019】IGFET10のアクティブ・デバイス領
域17(ボディ12と、ソース領域18と、ドレイン領
域20とを含み、これらはすべて基板16に接触してい
る)は、好適には、単結晶シリコンで形成される。デバ
イス領域17は、ネック領域13を経て、基板に電気的
および物理的に接触する。そうでなければ、基板から分
離される。したがって、電荷キャリアは、ネック領域1
3を経て、デバイス領域17と基板16との間を通過す
る。ゲート導体22は、好適には、多結晶シリコンで形
成され、チッ化シリコン(Sx Ny )よりなるコンフォ
ーマルな層26によって覆われる。ソース領域18およ
びドレイン領域20を覆うゲート絶縁体24の部分は、
デバイス・コンタクト(図示せず)を形成するために除
去される。ソース領域18およびドレイン領域20の他
の部分は、ゲート絶縁体24によって覆われた状態で残
すことができる。基板16を覆うゲート導体22の部分
は、フィールド・アイソレーション領域28によって基
板から絶縁される。このフィールド・アイソレーション
領域は、好適には、アイソレーション領域15およびデ
バイス領域17の形成の後に高温の酸化雰囲気に基板1
6を曝露することによって成長されたフィールド酸化物
である。
域17(ボディ12と、ソース領域18と、ドレイン領
域20とを含み、これらはすべて基板16に接触してい
る)は、好適には、単結晶シリコンで形成される。デバ
イス領域17は、ネック領域13を経て、基板に電気的
および物理的に接触する。そうでなければ、基板から分
離される。したがって、電荷キャリアは、ネック領域1
3を経て、デバイス領域17と基板16との間を通過す
る。ゲート導体22は、好適には、多結晶シリコンで形
成され、チッ化シリコン(Sx Ny )よりなるコンフォ
ーマルな層26によって覆われる。ソース領域18およ
びドレイン領域20を覆うゲート絶縁体24の部分は、
デバイス・コンタクト(図示せず)を形成するために除
去される。ソース領域18およびドレイン領域20の他
の部分は、ゲート絶縁体24によって覆われた状態で残
すことができる。基板16を覆うゲート導体22の部分
は、フィールド・アイソレーション領域28によって基
板から絶縁される。このフィールド・アイソレーション
領域は、好適には、アイソレーション領域15およびデ
バイス領域17の形成の後に高温の酸化雰囲気に基板1
6を曝露することによって成長されたフィールド酸化物
である。
【0020】本発明の第1の実施例によるIGFET1
0の製造を、図2〜図4,図5〜図7,図10〜図14
を参照して説明する。製造は、pドープされた単結晶シ
リコンの基板から開始される。この基板には、例えば基
板16(図2)の表面にイオン種を注入する周知の方法
によって形成された重度ドープされたウェル領域16
a,16bが形成されている。IGFET10がn形に
なる場合には、ウェル領域16aはp形にドープされ、
IGFET10はウェル領域16a上に形成される。逆
に、IGFET10がp形になる場合には、ウェル領域
16bはn形にドープされ、IGFET10はウェル領
域16b上に形成される。さらに理解されるように、I
GFET10がn形のみ、またはp形のみとなることが
望まれる場合には、ウェル領域16a,16bは、相当
するドーパント形でドープされる。ウェル領域16a,
16bが形成された後、真正または軽度ドープの単結晶
シリコンのエピタキシャル層(“エピ層")40が、基
板16の露出表面上に成長または形成される。その後、
窒化シリコン(Six Ny )の層42が、エピ層40上
に形成または付着される。
0の製造を、図2〜図4,図5〜図7,図10〜図14
を参照して説明する。製造は、pドープされた単結晶シ
リコンの基板から開始される。この基板には、例えば基
板16(図2)の表面にイオン種を注入する周知の方法
によって形成された重度ドープされたウェル領域16
a,16bが形成されている。IGFET10がn形に
なる場合には、ウェル領域16aはp形にドープされ、
IGFET10はウェル領域16a上に形成される。逆
に、IGFET10がp形になる場合には、ウェル領域
16bはn形にドープされ、IGFET10はウェル領
域16b上に形成される。さらに理解されるように、I
GFET10がn形のみ、またはp形のみとなることが
望まれる場合には、ウェル領域16a,16bは、相当
するドーパント形でドープされる。ウェル領域16a,
16bが形成された後、真正または軽度ドープの単結晶
シリコンのエピタキシャル層(“エピ層")40が、基
板16の露出表面上に成長または形成される。その後、
窒化シリコン(Six Ny )の層42が、エピ層40上
に形成または付着される。
【0021】図3に示すように、アイソレーション領域
15が、層構造内にエッチングされたトレンチ内に、絶
縁材料を付着することによって形成される。この工程
は、好適には、次のようにして行われる。すなわち、層
構造のフォトリソグラフィックにパターニングされた領
域に、トレンチを異方性エッチングし、テトラエチルオ
ルトシリケート(TEOS)前駆体から化学蒸着(CV
D)によって、絶縁材料、好適には二酸化シリコンを付
着する。
15が、層構造内にエッチングされたトレンチ内に、絶
縁材料を付着することによって形成される。この工程
は、好適には、次のようにして行われる。すなわち、層
構造のフォトリソグラフィックにパターニングされた領
域に、トレンチを異方性エッチングし、テトラエチルオ
ルトシリケート(TEOS)前駆体から化学蒸着(CV
D)によって、絶縁材料、好適には二酸化シリコンを付
着する。
【0022】次に、窒化物層42が、加熱リン酸におけ
るウェットエッチングによって除去され、好ましくは窒
化シリコンよりなる材料のコンフォーマル層43が付着
され、図4に示す構造が得られる。次に、コンフォーマ
ル層43は、シリコンおよび二酸化シリコンに対し選択
的に異方性エッチングされ、コンフォーマルに付着され
た材料(窒化シリコン)よりなる側壁スペーサ43aが
残される。この側壁スペーサ43aは、アイソレーショ
ン領域15(図5)に接触している。
るウェットエッチングによって除去され、好ましくは窒
化シリコンよりなる材料のコンフォーマル層43が付着
され、図4に示す構造が得られる。次に、コンフォーマ
ル層43は、シリコンおよび二酸化シリコンに対し選択
的に異方性エッチングされ、コンフォーマルに付着され
た材料(窒化シリコン)よりなる側壁スペーサ43aが
残される。この側壁スペーサ43aは、アイソレーショ
ン領域15(図5)に接触している。
【0023】図6に示すように、エピ層40の異方性エ
ッチングが、ウェル領域16a,16bが露出するまで
行われる。この工程は、例えば次のようにして行われ
る。すなわち、真性または軽度ドープのエピ層40を反
応性イオンエッチングし、反応チャンバ内のプラズマ種
の濃度の変化をモニタし、下側の基板16のウェル領域
16a,16bが露出されたときに、エッチングを終了
する。エピ層40がエッチングされた後、コンフォーマ
ルに付着された材料、好適には窒化シリコンよりなる追
加の層が付着され、異方性エッチングされて、側壁スペ
ーサ44aが形成される。この側壁スペーサは、デバイ
ス領域40aを覆い、ウェル領域16a,16bに接触
しながら、浅いトレンチアイソレーション領域15に接
触している(図7)。
ッチングが、ウェル領域16a,16bが露出するまで
行われる。この工程は、例えば次のようにして行われ
る。すなわち、真性または軽度ドープのエピ層40を反
応性イオンエッチングし、反応チャンバ内のプラズマ種
の濃度の変化をモニタし、下側の基板16のウェル領域
16a,16bが露出されたときに、エッチングを終了
する。エピ層40がエッチングされた後、コンフォーマ
ルに付着された材料、好適には窒化シリコンよりなる追
加の層が付着され、異方性エッチングされて、側壁スペ
ーサ44aが形成される。この側壁スペーサは、デバイ
ス領域40aを覆い、ウェル領域16a,16bに接触
しながら、浅いトレンチアイソレーション領域15に接
触している(図7)。
【0024】次に、他のアイソレーション領域28が、
好適には、シリコンの局部酸化(LOCOS)によりフ
ィールド酸化物(FOX)を形成することによって、シ
リコン基板16の露出部分に形成される。これにより、
図10に示す構造が得られる。図11に示すように、例
えばウェットエッチングによって、側壁スペーサの窒化
物部分44aが除去され、残るデバイス領域40aにイ
オン注入が行われる。理解されるように、デバイス領域
40aの厚さtは、フォトリソグラフィックに決められ
たパターンのエッチングによるよりはむしろ、側壁スペ
ーサ技術によって定まる。半導体材料よりなるデバイス
領域40aは、サブグラフィック寸法の厚さを有する。
トランジスタの小さな厚さは、ボディ12の体積を小さ
くすることによって、トランジスタの電流出力を改善す
る。このことが、また、ボディ12内の電荷キャリアの
密度を増大させる。デバイス領域40aの幅寸法Wに関
して、Wは基板16に対してほぼ垂直な方向にあるの
で、トランジスタによって占有される表面領域の大きさ
を増大させることなしに、幅寸法Wを、必要なように増
大させることができる。
好適には、シリコンの局部酸化(LOCOS)によりフ
ィールド酸化物(FOX)を形成することによって、シ
リコン基板16の露出部分に形成される。これにより、
図10に示す構造が得られる。図11に示すように、例
えばウェットエッチングによって、側壁スペーサの窒化
物部分44aが除去され、残るデバイス領域40aにイ
オン注入が行われる。理解されるように、デバイス領域
40aの厚さtは、フォトリソグラフィックに決められ
たパターンのエッチングによるよりはむしろ、側壁スペ
ーサ技術によって定まる。半導体材料よりなるデバイス
領域40aは、サブグラフィック寸法の厚さを有する。
トランジスタの小さな厚さは、ボディ12の体積を小さ
くすることによって、トランジスタの電流出力を改善す
る。このことが、また、ボディ12内の電荷キャリアの
密度を増大させる。デバイス領域40aの幅寸法Wに関
して、Wは基板16に対してほぼ垂直な方向にあるの
で、トランジスタによって占有される表面領域の大きさ
を増大させることなしに、幅寸法Wを、必要なように増
大させることができる。
【0025】n形IGFETを形成するには、pウェル
領域16aを覆うデバイス領域40aに、イオンが好適
に注入されて、ドーパント濃度および/またはドーパン
ト形を、p形ドーピングに変更する。あるいはまた、p
形IGFETを形成するには、nウェル領域16aを覆
うデバイス領域40aに、イオンが好適に注入されて、
ドーパント濃度および/またはドーパント形を、n形ド
ーピングに変更する。図11から明らかなように、デバ
イス領域40aは、ネック領域13を経て、基板16に
電気的および物理的に接合している。そうでなければ、
基板から分離される。したがって、理解されるように、
得られたIGFET構造10において、デバイス領域4
0aと基板16との間の電荷キャリアの流れは、バルク
シリコン基板に形成された従来のIGFETにおける電
荷キャリアの流れに比べて、かなり減少し、前述したS
OIデバイスのヒステリシスおよび信頼性の問題を十分
に回避している。
領域16aを覆うデバイス領域40aに、イオンが好適
に注入されて、ドーパント濃度および/またはドーパン
ト形を、p形ドーピングに変更する。あるいはまた、p
形IGFETを形成するには、nウェル領域16aを覆
うデバイス領域40aに、イオンが好適に注入されて、
ドーパント濃度および/またはドーパント形を、n形ド
ーピングに変更する。図11から明らかなように、デバ
イス領域40aは、ネック領域13を経て、基板16に
電気的および物理的に接合している。そうでなければ、
基板から分離される。したがって、理解されるように、
得られたIGFET構造10において、デバイス領域4
0aと基板16との間の電荷キャリアの流れは、バルク
シリコン基板に形成された従来のIGFETにおける電
荷キャリアの流れに比べて、かなり減少し、前述したS
OIデバイスのヒステリシスおよび信頼性の問題を十分
に回避している。
【0026】ゲート絶縁体24は、デバイスシリコン4
0a上に薄膜として形成され、図12に示される構造が
得られる。ゲート絶縁体24は、好適には、二酸化シリ
コン(SiO2 )または窒化された二酸化シリコン、酸
化タンタル(TaO5 )のような高誘電率材料、あるい
は二酸化シリコン/窒化シリコン/二酸化シリコン(O
NO)のような層状絶縁体である。IGFET10が設
けられる応用と、ゲート導体22として選ばれる材料と
によって、ゲート絶縁体24は、SrTiO3,BaS
rTiO3 のような非常に誘電率の高い絶縁材料とする
こともできる。
0a上に薄膜として形成され、図12に示される構造が
得られる。ゲート絶縁体24は、好適には、二酸化シリ
コン(SiO2 )または窒化された二酸化シリコン、酸
化タンタル(TaO5 )のような高誘電率材料、あるい
は二酸化シリコン/窒化シリコン/二酸化シリコン(O
NO)のような層状絶縁体である。IGFET10が設
けられる応用と、ゲート導体22として選ばれる材料と
によって、ゲート絶縁体24は、SrTiO3,BaS
rTiO3 のような非常に誘電率の高い絶縁材料とする
こともできる。
【0027】ゲート絶縁体24が形成された後、その上
にゲート導体が付着される(図13)。ゲート導体は、
多結晶シリコン(ポリシリコン);タングステン
(W),アルミニウム(Al)のような金属;またはポ
リシリコン,タングステンまたは他の金属のシリサイド
のような複合層状導体のような材料よりなる。次に、ゲ
ート導体は、パターニングされ、反応性イオンエッチン
グ(RIE)によってエッチングされて、図14に示す
構造が得られる。この構造は、同じゲート導体によって
接続されるIGFETデバイス、例えばゲート導体22
aによって接続されたデバイス52,54を含むことが
できる。
にゲート導体が付着される(図13)。ゲート導体は、
多結晶シリコン(ポリシリコン);タングステン
(W),アルミニウム(Al)のような金属;またはポ
リシリコン,タングステンまたは他の金属のシリサイド
のような複合層状導体のような材料よりなる。次に、ゲ
ート導体は、パターニングされ、反応性イオンエッチン
グ(RIE)によってエッチングされて、図14に示す
構造が得られる。この構造は、同じゲート導体によって
接続されるIGFETデバイス、例えばゲート導体22
aによって接続されたデバイス52,54を含むことが
できる。
【0028】前述したプロセスによって第1の実施例に
従って形成されたIGFETデバイス10を、図15に
示す。この実施例では、ボディ12は、浅いトレンチア
イソレーション領域15の側壁上に支持される。デバイ
ス10のアイソレーションは、デバイス10のボディ1
2が、浅いトレンチアイソレーション領域15の側壁上
に一方の面で支持されているが、フィールド酸化物領域
28によって他の回路素子(図示せず)から他方の面で
分離されているという点で、非対称である。図15から
わかるように、デバイス10の幅対長さ(W/L)比は
大きい。というのは、ボディ12の外周Xが、IGFE
TLのチャネル幅Wであり、幅Lが小さい寸法(この寸
法にわたって、図1に示すように、ゲート導体がボディ
の長さ方向Yに延びる)であるからである。さらに、デ
バイス10の幅Wは、ほぼ垂直方向に延びるので、図6
で説明したように、エピ層40の厚さを増大させて、対
応する深さにエッチングすることによって、製造プロセ
スにおいて、大きく変化させることなしに、W/L比を
増大させることができる。さらに、ウェハの面上の完成
デバイス10によって占有される領域の大きさを変える
ことなしに、W/L比を増大または減少させることがで
きる。
従って形成されたIGFETデバイス10を、図15に
示す。この実施例では、ボディ12は、浅いトレンチア
イソレーション領域15の側壁上に支持される。デバイ
ス10のアイソレーションは、デバイス10のボディ1
2が、浅いトレンチアイソレーション領域15の側壁上
に一方の面で支持されているが、フィールド酸化物領域
28によって他の回路素子(図示せず)から他方の面で
分離されているという点で、非対称である。図15から
わかるように、デバイス10の幅対長さ(W/L)比は
大きい。というのは、ボディ12の外周Xが、IGFE
TLのチャネル幅Wであり、幅Lが小さい寸法(この寸
法にわたって、図1に示すように、ゲート導体がボディ
の長さ方向Yに延びる)であるからである。さらに、デ
バイス10の幅Wは、ほぼ垂直方向に延びるので、図6
で説明したように、エピ層40の厚さを増大させて、対
応する深さにエッチングすることによって、製造プロセ
スにおいて、大きく変化させることなしに、W/L比を
増大させることができる。さらに、ウェハの面上の完成
デバイス10によって占有される領域の大きさを変える
ことなしに、W/L比を増大または減少させることがで
きる。
【0029】理解できるように、ボディ12の厚さt
を、サブリソグラフィック・スケールで定めて、小さな
ボディ体積を与え、これにより強いゲート制御と低いバ
ックバイアス感度を可能にすることが極めて望ましい。
ここで説明した製造プロセスは、サブリソグラフィック
・スケールで定めた厚さt(図15)を有するIGFE
Tのボディ12を形成する。
を、サブリソグラフィック・スケールで定めて、小さな
ボディ体積を与え、これにより強いゲート制御と低いバ
ックバイアス感度を可能にすることが極めて望ましい。
ここで説明した製造プロセスは、サブリソグラフィック
・スケールで定めた厚さt(図15)を有するIGFE
Tのボディ12を形成する。
【0030】図16および図17は、第2の実施例に従
って構成されたIGFETデバイス11a,11bを示
す断面図である。これらデバイスでは、ゲート導体22
が、チャネル領域12を取り囲んでいる。理解できるよ
うに、浅いトレンチアイソレーション領域15とフィー
ルド酸化物領域28は、大きなアイソレーション領域を
形成し、このアイソレーション領域は、寄生容量と、隣
接デバイス、例えば基板16上のIGFET11a間の
不所望な結合とをかなり排除する。
って構成されたIGFETデバイス11a,11bを示
す断面図である。これらデバイスでは、ゲート導体22
が、チャネル領域12を取り囲んでいる。理解できるよ
うに、浅いトレンチアイソレーション領域15とフィー
ルド酸化物領域28は、大きなアイソレーション領域を
形成し、このアイソレーション領域は、寄生容量と、隣
接デバイス、例えば基板16上のIGFET11a間の
不所望な結合とをかなり排除する。
【0031】以下に詳細に説明するように、デバイス1
1a,11bの構造は、それぞれの場合において、浅い
トレンチアイソレーション領域15をリセスし、チャネ
ル領域12が浅いトレンチアイソレーション領域15の
上面15aに広く延びるようにすることによって実現さ
れる。特に、図16は、次のようなIGFET11aを
示している。すなわち、浅いトレンチアイソレーション
領域15が、チャネル領域12が基板16の半導体領域
に接触する箇所12aの下にある箇所15bにまでオー
バリセスされている。他方、図17は、次のようなIG
FET11bを示している。すなわち、浅いトレンチア
イソレーション領域15が、チャネル領域12が基板1
6の半導体領域に接触する箇所12aの下にある箇所1
5cにまでアンダリセスされている。
1a,11bの構造は、それぞれの場合において、浅い
トレンチアイソレーション領域15をリセスし、チャネ
ル領域12が浅いトレンチアイソレーション領域15の
上面15aに広く延びるようにすることによって実現さ
れる。特に、図16は、次のようなIGFET11aを
示している。すなわち、浅いトレンチアイソレーション
領域15が、チャネル領域12が基板16の半導体領域
に接触する箇所12aの下にある箇所15bにまでオー
バリセスされている。他方、図17は、次のようなIG
FET11bを示している。すなわち、浅いトレンチア
イソレーション領域15が、チャネル領域12が基板1
6の半導体領域に接触する箇所12aの下にある箇所1
5cにまでアンダリセスされている。
【0032】以下のプロセスの説明によってわかるよう
に、浅いトレンチアイソレーション領域15がリセスさ
れる深さを、選択的に制御して、しきい値電圧VT のよ
うなIGFETのパラメータを調整することができる。
チャネルへの非常に高いゲート結合を要求する応用にお
いて、このような囲みゲートを有するデバイスを製造す
ることが望まれる場合に、プロセス条件が、良好に制御
され、および所望の領域にわたって、例えば集積回路チ
ップの領域上で、ほぼ一様でなければならないことがわ
かる。
に、浅いトレンチアイソレーション領域15がリセスさ
れる深さを、選択的に制御して、しきい値電圧VT のよ
うなIGFETのパラメータを調整することができる。
チャネルへの非常に高いゲート結合を要求する応用にお
いて、このような囲みゲートを有するデバイスを製造す
ることが望まれる場合に、プロセス条件が、良好に制御
され、および所望の領域にわたって、例えば集積回路チ
ップの領域上で、ほぼ一様でなければならないことがわ
かる。
【0033】本発明の第2の実施例に従ってデバイス1
1a,11bを製造するプロセスを、次に説明する。製
造は、図1〜図4および図5〜図7で説明した本発明の
第1の実施例のように開始され、単結晶半導体よりなる
デバイス領域40a上のコンフォーマル材料43aの層
構造を有する側壁スペーサが、浅いトレンチアイソレー
ション領域15の側壁に形成される。
1a,11bを製造するプロセスを、次に説明する。製
造は、図1〜図4および図5〜図7で説明した本発明の
第1の実施例のように開始され、単結晶半導体よりなる
デバイス領域40a上のコンフォーマル材料43aの層
構造を有する側壁スペーサが、浅いトレンチアイソレー
ション領域15の側壁に形成される。
【0034】次に、図7に示される前述したプロセス工
程に従う処理の代わりに、浅いトレンチアイソレーショ
ン領域15が、図8に示されるように、シリコンおよび
窒化シリコンに対し選択的な、方向性のある、好ましく
は異方性の酸化シリコン・エッチングによってリセスさ
れる。このエッチングの期間は、リセスの深さによって
制御され、これによりIGFET11a,11bの所望
の特性が得られる。例えば、低いしきい値電圧VT を要
求する応用については、浅いトレンチアイソレーション
領域15を、高いしきい値電圧VT を要求するリセスの
深さ(箇所15c,図17)よりも大きい箇所15b
(図16)の深さにリセスすることが望まれる。
程に従う処理の代わりに、浅いトレンチアイソレーショ
ン領域15が、図8に示されるように、シリコンおよび
窒化シリコンに対し選択的な、方向性のある、好ましく
は異方性の酸化シリコン・エッチングによってリセスさ
れる。このエッチングの期間は、リセスの深さによって
制御され、これによりIGFET11a,11bの所望
の特性が得られる。例えば、低いしきい値電圧VT を要
求する応用については、浅いトレンチアイソレーション
領域15を、高いしきい値電圧VT を要求するリセスの
深さ(箇所15c,図17)よりも大きい箇所15b
(図16)の深さにリセスすることが望まれる。
【0035】次に、コンフォーマル材料、好適には窒化
シリコンの層が、典型的には化学蒸着(CVD)によっ
て付着され、シリコンおよび酸化シリコンに対し選択的
に、異方性エッチングまたは方向性エッチングされる。
これにより、図9に示すように、デバイス領域40a上
の窒化シリコンよりなる保護コンフォーマル層45aが
形成される。この保護コンフォーマル層45aは、LO
COSプロセスによるフィールド酸化物層28(図1
0)の形成の際に、酸化からデバイス40aを保護す
る。デバイス11a,11bの製造は、図10〜図14
について説明した工程によって完成される。
シリコンの層が、典型的には化学蒸着(CVD)によっ
て付着され、シリコンおよび酸化シリコンに対し選択的
に、異方性エッチングまたは方向性エッチングされる。
これにより、図9に示すように、デバイス領域40a上
の窒化シリコンよりなる保護コンフォーマル層45aが
形成される。この保護コンフォーマル層45aは、LO
COSプロセスによるフィールド酸化物層28(図1
0)の形成の際に、酸化からデバイス40aを保護す
る。デバイス11a,11bの製造は、図10〜図14
について説明した工程によって完成される。
【0036】本発明を特定の好適な実施例により説明し
てきたが、当業者によれば、本発明の趣旨および範囲か
ら逸脱することなく、多くの変更および拡張を行うこと
ができることが分かるであろう。
てきたが、当業者によれば、本発明の趣旨および範囲か
ら逸脱することなく、多くの変更および拡張を行うこと
ができることが分かるであろう。
【0037】まとめとして、本発明の構成に関して以下
の事項を開示する。 (1)基板と電荷キャリアの交換を可能にするネック領
域を経て、半導体を含む基板と接触する、半導体材料よ
りなる実質的に電気的に分離されたデバイス領域を備
え、このデバイス領域は、前記ネック領域以外の面では
前記基板との電気的接触から分離されており、前記デバ
イス領域の中央部に形成されたチャネル領域と、前記チ
ャネル領域と電気的に接触するソース領域およびドレイ
ン領域と、前記チャネル領域に結合され、前記ソース領
域とドレイン領域との間の電流を変調するように動作す
るゲートと、を備えることを特徴とする電界効果トラン
ジスタ。 (2)前記ゲートと前記チャネルとの間に設けられた絶
縁膜をさらに備えることを特徴とする助(1)に記載の
電界効果トランジスタ。 (3)前記デバイス領域は、前記基板のアイソレーショ
ン領域の側壁に接触することを特徴とする上記(2)に
記載の電界効果トランジスタ。 (4)前記デバイス領域は、サブリソグラフィック・ス
ケールの厚さを有することを特徴とする上記(2)に記
載の電界効果トランジスタ。 (5)前記基板の前記半導体は、少なくとも第1のドー
パント形の注入イオンを含むドープされた領域を有し、
前記デバイス領域のボディと前記ソース領域と前記ドレ
イン領域とのうちの少なくとも1つは、前記デバイス領
域が定められた後に、イオン注入によってドープされ、
前記少なくとも1つのドープされたデバイス領域は、前
記ドープされた基板の領域と位置合わせされていること
を特徴とする上記(1)に記載の電界効果トランジス
タ。 (6)前記チャネル領域は、複数の電気的に分離された
面を有し、これらの面は、前記チャネル領域が前記ソー
ス領域と前記ドレイン領域と前記基板とに接触する領域
以外の前記チャネル領域のほぼすべての表面領域を有
し、前記ゲートは、前記複数の電気的に分離されたすべ
ての面を覆うことを特徴とする上記(2)に記載の電界
効果トランジスタ。 (7)前記デバイス領域の第1の面に接する第1のアイ
ソレーション領域をさらに備えることを特徴とする上記
(6)に記載の電界効果トランジスタ。 (8)前記デバイス領域の第2の面に接する第2のアイ
ソレーション領域をさらに備えることを特徴とする上記
(7)に記載の電界効果トランジスタ。 (9)前記第1のアイソレーション領域は、浅いトレン
チアイソレーション領域であり、前記第2のアイソレー
ション領域は、フィールド酸化物領域であることを特徴
とする上記(8)に記載の電界効果トランジスタ。 (10)浅いトレンチアイソレーション領域の側壁に形
成され、基板と電荷キャリアの交換を可能にするネック
領域を経て、半導体を含む基板と接触する、半導体材料
よりなる実質的に電気的に分離されたデバイス領域を備
え、このデバイス領域は、前記ネック領域以外の面では
前記基板との電気的接触から分離されており、前記デバ
イス領域の中央部を形成し、第1のドーパント形の注入
イオンを含むチャネル領域と、前記チャネル領域と電気
的に接触し、第2のドーパント形の注入イオンを含み、
前記第1のドーパント形のイオンがほとんどないソース
領域およびドレイン領域と、前記チャネル領域に結合さ
れ、前記ソース領域とドレイン領域との間の電流を変調
するように動作するゲートと、を備えることを特徴とす
る電界効果トランジスタ。 (11)電界効果トランジスタを製造する方法であっ
て、半導体材料を含む基板にアイソレーション領域を形
成する工程と、前記基板を異方性エッチングして、半導
体材料よりなる側壁スペーサ領域を、前記アイソレーシ
ョン領域の側壁に、前記電界効果トランジスタのデバイ
ス領域として残す工程と、前記デバイス領域の少なくと
も一部のドーピング濃度を変更して、ソース/ドレイン
領域およびチャネル領域を形成し、前記ソース/ドレイ
ン領域は、第1のドーパント形を有し、前記チャネル領
域は、前記第1のドーピング形とは反対の第2のドーパ
ント形を有するようにする工程と、前記チャネル領域を
覆うゲートを形成する工程と、を含むことを特徴とする
電界効果トランジスタの製造方法。 (12)前記アイソレーション領域を形成する工程は、
浅いトレンチをエッチングし、絶縁材料を付着して、浅
いトレンチアイソレーション領域を形成する工程を含む
ことを特徴とする上記(11)に記載の電界効果トラン
ジスタの製造方法。 (13)前記エッチングの工程の前に、前記基板の下側
半導体層の上に単結晶半導体材料よりなるエピタキシャ
ル層を形成する工程をさらに含み、前記エピタキシャル
層は、前記下側半導体層がエッチング停止層を形成する
ように、前記下側半導体層とは異なるドーパント濃度を
有し、前記エッチング工程は、前記エッチング停止層が
露出するまで行われることを特徴とする上記(11)に
記載の電界効果トランジスタの製造方法。 (14)前記エピタキシャル層は、真性半導体材料で形
成され、前記ドーパント濃度を変更する工程は、第1の
ドーパント形のイオンを注入して、前記チャネル領域を
形成する工程と、第2のドーパント形のイオンを注入し
て、前記ソース/ドレイン領域を形成する工程とを含む
ことを特徴とする上記(13)に記載の電界効果トラン
ジスタの製造方法。 (15)前記浅いトレンチアイソレーション領域は、前
記基板の半導体材料の最上層の上面上に位置する上面を
有して形成され、前記エッチング工程の前に、前記最上
層の露出表面上にコンフォーマル材料の層を付着する工
程をさらに含み、前記エッチング工程は、前記コンフォ
ーマル材料を異方性エッチングして、前記コンフォーマ
ル層の材料が、前記浅いトレンチアイソレーション領域
の前記側壁に、前記デバイス領域を形成する際のマスク
として残るようにする工程をさらに含む、ことを特徴と
する上記(12)に記載の電界効果トランジスタの製造
方法。 (16)前記コンフォーマル材料は、窒化シリコンであ
ることを特徴とする上記(15)に記載の電界効果トラ
ンジスタの製造方法。 (17)前記アイソレーション領域および前記デバイス
領域によって占有されない位置に、前記基板に第2のア
イソレーション領域を形成する工程をさらに含み、前記
第2のアイソレーション領域は、前記ゲートのゲート導
体を、前記基板から電気的に分離することを特徴とする
上記(11)に記載の電界効果トランジスタの製造方
法。 (18)前記第2のアイソレーション領域は、前記基板
を酸素に曝露することによって、フィールド酸化物領域
として形成されることを特徴とする上記(17)に記載
の電界効果トランジスタの製造方法。 (19)ゲート導体によって取り囲まれるチャネル領域
を有する電界効果トランジスタを製造する方法であっ
て、半導体材料を含む基板に第1のアイソレーション領
域を形成する工程と、前記基板を異方性エッチングし
て、前記アイソレーション領域の側壁に、半導体材料よ
りなる側壁スペーサ領域を、前記電界効果トランジスタ
のデバイス領域として残す工程と、前記第1のアイソレ
ーション領域をリセスして、リセスされた第1のアイソ
レーション領域の上面が、前記デバイス領域の上面の下
に位置するようにする工程と、前記デバイス領域の少な
くとも一部のドーピング濃度を変更して、ソース/ドレ
イン領域およびチャネル領域を形成し、前記ソース/ド
レイン領域は、第1のドーパント形を有し、前記チャネ
ル領域は、前記第1のドーピング形とは反対の第2のド
ーパント形を有するようにする工程と、前記チャネル領
域上にゲート導体を付着して、前記チャネル領域を取り
囲む工程と、を含むことを特徴とする電界効果トランジ
スタの製造方法。 (20)前記エッチング工程は、前記基板を第1の深さ
にリセスし、前記リセスの工程は、前記第1の深さにほ
ぼ同じ前記基板の深さに、前記第1のアイソレーション
領域をリセスすることを特徴とする上記(19)に記載
の電界効果トランジスタの製造方法。 (21)前記FETの前記第1のアイソレーション領域
とは反対側に、第2のアイソレーション領域を前記基板
に形成する工程をさらに含むことを特徴とする上記(1
9)に記載の電界効果トランジスタの製造方法。 (22)前記第1のアイソレーションは、浅いトレンチ
アイソレーション領域であることを特徴とする上記(2
1)に記載の電界効果トランジスタの製造方法。 (23)前記第2のアイソレーションは、シリコンの局
部酸化により形成されることを特徴とする上記(22)
に記載の電界効果トランジスタの製造方法。 (24)前記第1のアイソレーション領域は、前記基板
の半導体材料の最上層の上面上に位置する上面を有する
浅いトレンチアイソレーション領域であり、前記エッチ
ング工程の前に、前記最上層の露出表面上にコンフォー
マル材料の層を付着する工程をさらに含み、前記エッチ
ング工程は、前記コンフォーマル材料を異方性エッチン
グして、前記コンフォーマル層の材料が、前記浅いトレ
ンチアイソレーション領域の前記側壁に、前記デバイス
領域を形成する際のマスクとして残るようにする工程を
さらに含む、ことを特徴とする上記(19)に記載の電
界効果トランジスタの製造方法。 (25)前記エッチングの工程は、サブリソグラフィッ
ク厚さのデバイス領域を形成することを特徴とする上記
(24)に記載の電界効果トランジスタの製造方法。
の事項を開示する。 (1)基板と電荷キャリアの交換を可能にするネック領
域を経て、半導体を含む基板と接触する、半導体材料よ
りなる実質的に電気的に分離されたデバイス領域を備
え、このデバイス領域は、前記ネック領域以外の面では
前記基板との電気的接触から分離されており、前記デバ
イス領域の中央部に形成されたチャネル領域と、前記チ
ャネル領域と電気的に接触するソース領域およびドレイ
ン領域と、前記チャネル領域に結合され、前記ソース領
域とドレイン領域との間の電流を変調するように動作す
るゲートと、を備えることを特徴とする電界効果トラン
ジスタ。 (2)前記ゲートと前記チャネルとの間に設けられた絶
縁膜をさらに備えることを特徴とする助(1)に記載の
電界効果トランジスタ。 (3)前記デバイス領域は、前記基板のアイソレーショ
ン領域の側壁に接触することを特徴とする上記(2)に
記載の電界効果トランジスタ。 (4)前記デバイス領域は、サブリソグラフィック・ス
ケールの厚さを有することを特徴とする上記(2)に記
載の電界効果トランジスタ。 (5)前記基板の前記半導体は、少なくとも第1のドー
パント形の注入イオンを含むドープされた領域を有し、
前記デバイス領域のボディと前記ソース領域と前記ドレ
イン領域とのうちの少なくとも1つは、前記デバイス領
域が定められた後に、イオン注入によってドープされ、
前記少なくとも1つのドープされたデバイス領域は、前
記ドープされた基板の領域と位置合わせされていること
を特徴とする上記(1)に記載の電界効果トランジス
タ。 (6)前記チャネル領域は、複数の電気的に分離された
面を有し、これらの面は、前記チャネル領域が前記ソー
ス領域と前記ドレイン領域と前記基板とに接触する領域
以外の前記チャネル領域のほぼすべての表面領域を有
し、前記ゲートは、前記複数の電気的に分離されたすべ
ての面を覆うことを特徴とする上記(2)に記載の電界
効果トランジスタ。 (7)前記デバイス領域の第1の面に接する第1のアイ
ソレーション領域をさらに備えることを特徴とする上記
(6)に記載の電界効果トランジスタ。 (8)前記デバイス領域の第2の面に接する第2のアイ
ソレーション領域をさらに備えることを特徴とする上記
(7)に記載の電界効果トランジスタ。 (9)前記第1のアイソレーション領域は、浅いトレン
チアイソレーション領域であり、前記第2のアイソレー
ション領域は、フィールド酸化物領域であることを特徴
とする上記(8)に記載の電界効果トランジスタ。 (10)浅いトレンチアイソレーション領域の側壁に形
成され、基板と電荷キャリアの交換を可能にするネック
領域を経て、半導体を含む基板と接触する、半導体材料
よりなる実質的に電気的に分離されたデバイス領域を備
え、このデバイス領域は、前記ネック領域以外の面では
前記基板との電気的接触から分離されており、前記デバ
イス領域の中央部を形成し、第1のドーパント形の注入
イオンを含むチャネル領域と、前記チャネル領域と電気
的に接触し、第2のドーパント形の注入イオンを含み、
前記第1のドーパント形のイオンがほとんどないソース
領域およびドレイン領域と、前記チャネル領域に結合さ
れ、前記ソース領域とドレイン領域との間の電流を変調
するように動作するゲートと、を備えることを特徴とす
る電界効果トランジスタ。 (11)電界効果トランジスタを製造する方法であっ
て、半導体材料を含む基板にアイソレーション領域を形
成する工程と、前記基板を異方性エッチングして、半導
体材料よりなる側壁スペーサ領域を、前記アイソレーシ
ョン領域の側壁に、前記電界効果トランジスタのデバイ
ス領域として残す工程と、前記デバイス領域の少なくと
も一部のドーピング濃度を変更して、ソース/ドレイン
領域およびチャネル領域を形成し、前記ソース/ドレイ
ン領域は、第1のドーパント形を有し、前記チャネル領
域は、前記第1のドーピング形とは反対の第2のドーパ
ント形を有するようにする工程と、前記チャネル領域を
覆うゲートを形成する工程と、を含むことを特徴とする
電界効果トランジスタの製造方法。 (12)前記アイソレーション領域を形成する工程は、
浅いトレンチをエッチングし、絶縁材料を付着して、浅
いトレンチアイソレーション領域を形成する工程を含む
ことを特徴とする上記(11)に記載の電界効果トラン
ジスタの製造方法。 (13)前記エッチングの工程の前に、前記基板の下側
半導体層の上に単結晶半導体材料よりなるエピタキシャ
ル層を形成する工程をさらに含み、前記エピタキシャル
層は、前記下側半導体層がエッチング停止層を形成する
ように、前記下側半導体層とは異なるドーパント濃度を
有し、前記エッチング工程は、前記エッチング停止層が
露出するまで行われることを特徴とする上記(11)に
記載の電界効果トランジスタの製造方法。 (14)前記エピタキシャル層は、真性半導体材料で形
成され、前記ドーパント濃度を変更する工程は、第1の
ドーパント形のイオンを注入して、前記チャネル領域を
形成する工程と、第2のドーパント形のイオンを注入し
て、前記ソース/ドレイン領域を形成する工程とを含む
ことを特徴とする上記(13)に記載の電界効果トラン
ジスタの製造方法。 (15)前記浅いトレンチアイソレーション領域は、前
記基板の半導体材料の最上層の上面上に位置する上面を
有して形成され、前記エッチング工程の前に、前記最上
層の露出表面上にコンフォーマル材料の層を付着する工
程をさらに含み、前記エッチング工程は、前記コンフォ
ーマル材料を異方性エッチングして、前記コンフォーマ
ル層の材料が、前記浅いトレンチアイソレーション領域
の前記側壁に、前記デバイス領域を形成する際のマスク
として残るようにする工程をさらに含む、ことを特徴と
する上記(12)に記載の電界効果トランジスタの製造
方法。 (16)前記コンフォーマル材料は、窒化シリコンであ
ることを特徴とする上記(15)に記載の電界効果トラ
ンジスタの製造方法。 (17)前記アイソレーション領域および前記デバイス
領域によって占有されない位置に、前記基板に第2のア
イソレーション領域を形成する工程をさらに含み、前記
第2のアイソレーション領域は、前記ゲートのゲート導
体を、前記基板から電気的に分離することを特徴とする
上記(11)に記載の電界効果トランジスタの製造方
法。 (18)前記第2のアイソレーション領域は、前記基板
を酸素に曝露することによって、フィールド酸化物領域
として形成されることを特徴とする上記(17)に記載
の電界効果トランジスタの製造方法。 (19)ゲート導体によって取り囲まれるチャネル領域
を有する電界効果トランジスタを製造する方法であっ
て、半導体材料を含む基板に第1のアイソレーション領
域を形成する工程と、前記基板を異方性エッチングし
て、前記アイソレーション領域の側壁に、半導体材料よ
りなる側壁スペーサ領域を、前記電界効果トランジスタ
のデバイス領域として残す工程と、前記第1のアイソレ
ーション領域をリセスして、リセスされた第1のアイソ
レーション領域の上面が、前記デバイス領域の上面の下
に位置するようにする工程と、前記デバイス領域の少な
くとも一部のドーピング濃度を変更して、ソース/ドレ
イン領域およびチャネル領域を形成し、前記ソース/ド
レイン領域は、第1のドーパント形を有し、前記チャネ
ル領域は、前記第1のドーピング形とは反対の第2のド
ーパント形を有するようにする工程と、前記チャネル領
域上にゲート導体を付着して、前記チャネル領域を取り
囲む工程と、を含むことを特徴とする電界効果トランジ
スタの製造方法。 (20)前記エッチング工程は、前記基板を第1の深さ
にリセスし、前記リセスの工程は、前記第1の深さにほ
ぼ同じ前記基板の深さに、前記第1のアイソレーション
領域をリセスすることを特徴とする上記(19)に記載
の電界効果トランジスタの製造方法。 (21)前記FETの前記第1のアイソレーション領域
とは反対側に、第2のアイソレーション領域を前記基板
に形成する工程をさらに含むことを特徴とする上記(1
9)に記載の電界効果トランジスタの製造方法。 (22)前記第1のアイソレーションは、浅いトレンチ
アイソレーション領域であることを特徴とする上記(2
1)に記載の電界効果トランジスタの製造方法。 (23)前記第2のアイソレーションは、シリコンの局
部酸化により形成されることを特徴とする上記(22)
に記載の電界効果トランジスタの製造方法。 (24)前記第1のアイソレーション領域は、前記基板
の半導体材料の最上層の上面上に位置する上面を有する
浅いトレンチアイソレーション領域であり、前記エッチ
ング工程の前に、前記最上層の露出表面上にコンフォー
マル材料の層を付着する工程をさらに含み、前記エッチ
ング工程は、前記コンフォーマル材料を異方性エッチン
グして、前記コンフォーマル層の材料が、前記浅いトレ
ンチアイソレーション領域の前記側壁に、前記デバイス
領域を形成する際のマスクとして残るようにする工程を
さらに含む、ことを特徴とする上記(19)に記載の電
界効果トランジスタの製造方法。 (25)前記エッチングの工程は、サブリソグラフィッ
ク厚さのデバイス領域を形成することを特徴とする上記
(24)に記載の電界効果トランジスタの製造方法。
【図1】本発明により構成された電界効果トランジスタ
の斜視図である。
の斜視図である。
【図2】本発明の第1の実施例のFETの製造工程を示
す断面図である。
す断面図である。
【図3】本発明の第1の実施例のFETの製造工程を示
す断面図である。
す断面図である。
【図4】本発明の第1の実施例のFETの製造工程を示
す断面図である。
す断面図である。
【図5】本発明の第1の実施例のFETの製造工程を示
す断面図である。
す断面図である。
【図6】本発明の第1の実施例のFETの製造工程を示
す断面図である。
す断面図である。
【図7】本発明の第1の実施例のFETの製造工程を示
す断面図である。
す断面図である。
【図8】本発明の第2の実施例のFETの製造工程を示
す断面図である。
す断面図である。
【図9】本発明の第2の実施例のFETの製造工程を示
す断面図である。
す断面図である。
【図10】本発明の第1の実施例のFETの製造工程を
示す断面図である。
示す断面図である。
【図11】本発明の第1の実施例のFETの製造工程を
示す断面図である。
示す断面図である。
【図12】本発明の第1の実施例のFETの製造工程を
示す断面図である。
示す断面図である。
【図13】本発明の第1の実施例のFETの製造工程を
示す断面図である。
示す断面図である。
【図14】本発明の第1の実施例のFETの製造工程を
示す断面図である。
示す断面図である。
【図15】ボディがアイソレーション領域の側壁に接触
する、本発明の第1の実施例により構成されたFETの
断面図である。
する、本発明の第1の実施例により構成されたFETの
断面図である。
【図16】アイソレーション領域がオーバリセスされ、
ゲート導体がトランジスタのボディを取り囲んでいる、
本発明の第2の実施例により構成されたFETの断面図
である。
ゲート導体がトランジスタのボディを取り囲んでいる、
本発明の第2の実施例により構成されたFETの断面図
である。
【図17】アイソレーション領域がアンダリセスされ、
ゲート導体がトランジスタのボディを取り囲んでいる、
本発明の第2の実施例により構成されたFETの断面図
である。
ゲート導体がトランジスタのボディを取り囲んでいる、
本発明の第2の実施例により構成されたFETの断面図
である。
10 IGFET 12 ボディ 13 ネック領域 14 側壁 15 アイソレーション領域 16 基板 16a,16b ウェル領域 17 アクティブ・デバイス領域 18 ソース領域 20 ドレイン領域 22 ゲート導体 24 ゲート絶縁体膜 26 コンフォーマル層 28 フィールド酸化物領域 40 エピタキシャル層 40a デバイス領域 42 窒化シリコン層 43 コンフォーマル層 43a,43b 側壁スペーサ 52,54 デバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国 12582 ニューヨーク州 ストームヴィル ジャミィ レーン 5
Claims (25)
- 【請求項1】基板と電荷キャリアの交換を可能にするネ
ック領域を経て、半導体を含む基板と接触する、半導体
材料よりなる実質的に電気的に分離されたデバイス領域
を備え、このデバイス領域は、前記ネック領域以外の面
では前記基板との電気的接触から分離されており、 前記デバイス領域の中央部に形成されたチャネル領域
と、 前記チャネル領域と電気的に接触するソース領域および
ドレイン領域と、 前記チャネル領域に結合され、前記ソース領域とドレイ
ン領域との間の電流を変調するように動作するゲート
と、を備えることを特徴とする電界効果トランジスタ。 - 【請求項2】前記ゲートと前記チャネルとの間に設けら
れた絶縁膜をさらに備えることを特徴とする請求項1記
載の電界効果トランジスタ。 - 【請求項3】前記デバイス領域は、前記基板のアイソレ
ーション領域の側壁に接触することを特徴とする請求項
2記載の電界効果トランジスタ。 - 【請求項4】前記デバイス領域は、サブリソグラフィッ
ク・スケールの厚さを有することを特徴とする請求項2
記載の電界効果トランジスタ。 - 【請求項5】前記基板の前記半導体は、少なくとも第1
のドーパント形の注入イオンを含むドープされた領域を
有し、前記デバイス領域のボディと前記ソース領域と前
記ドレイン領域とのうちの少なくとも1つは、前記デバ
イス領域が定められた後に、イオン注入によってドープ
され、前記少なくとも1つのドープされたデバイス領域
は、前記ドープされた基板の領域と位置合わせされてい
ることを特徴とする請求項1記載の電界効果トランジス
タ。 - 【請求項6】前記チャネル領域は、複数の電気的に分離
された面を有し、これらの面は、前記チャネル領域が前
記ソース領域と前記ドレイン領域と前記基板とに接触す
る領域以外の前記チャネル領域のほぼすべての表面領域
を有し、前記ゲートは、前記複数の電気的に分離された
すべての面を覆うことを特徴とする請求項2記載の電界
効果トランジスタ。 - 【請求項7】前記デバイス領域の第1の面に接する第1
のアイソレーション領域をさらに備えることを特徴とす
る請求項6記載の電界効果トランジスタ。 - 【請求項8】前記デバイス領域の第2の面に接する第2
のアイソレーション領域をさらに備えることを特徴とす
る請求項7記載の電界効果トランジスタ。 - 【請求項9】前記第1のアイソレーション領域は、浅い
トレンチアイソレーション領域であり、前記第2のアイ
ソレーション領域は、フィールド酸化物領域であること
を特徴とする請求項8記載の電界効果トランジスタ。 - 【請求項10】浅いトレンチアイソレーション領域の側
壁に形成され、基板と電荷キャリアの交換を可能にする
ネック領域を経て、半導体を含む基板と接触する、半導
体材料よりなる実質的に電気的に分離されたデバイス領
域を備え、このデバイス領域は、前記ネック領域以外の
面では前記基板との電気的接触から分離されており、 前記デバイス領域の中央部を形成し、第1のドーパント
形の注入イオンを含むチャネル領域と、 前記チャネル領域と電気的に接触し、第2のドーパント
形の注入イオンを含み、前記第1のドーパント形のイオ
ンがほとんどないソース領域およびドレイン領域と、 前記チャネル領域に結合され、前記ソース領域とドレイ
ン領域との間の電流を変調するように動作するゲート
と、を備えることを特徴とする電界効果トランジスタ。 - 【請求項11】電界効果トランジスタを製造する方法で
あって、 半導体材料を含む基板にアイソレーション領域を形成す
る工程と、 前記基板を異方性エッチングして、半導体材料よりなる
側壁スペーサ領域を、前記アイソレーション領域の側壁
に、前記電界効果トランジスタのデバイス領域として残
す工程と、 前記デバイス領域の少なくとも一部のドーピング濃度を
変更して、ソース/ドレイン領域およびチャネル領域を
形成し、前記ソース/ドレイン領域は、第1のドーパン
ト形を有し、前記チャネル領域は、前記第1のドーピン
グ形とは反対の第2のドーパント形を有するようにする
工程と、 前記チャネル領域を覆うゲートを形成する工程と、を含
むことを特徴とする電界効果トランジスタの製造方法。 - 【請求項12】前記アイソレーション領域を形成する工
程は、浅いトレンチをエッチングし、絶縁材料を付着し
て、浅いトレンチアイソレーション領域を形成する工程
を含むことを特徴とする請求項11記載の電界効果トラ
ンジスタの製造方法。 - 【請求項13】前記エッチングの工程の前に、前記基板
の下側半導体層の上に単結晶半導体材料よりなるエピタ
キシャル層を形成する工程をさらに含み、前記エピタキ
シャル層は、前記下側半導体層がエッチング停止層を形
成するように、前記下側半導体層とは異なるドーパント
濃度を有し、前記エッチング工程は、前記エッチング停
止層が露出するまで行われることを特徴とする請求項1
1記載の電界効果トランジスタの製造方法。 - 【請求項14】前記エピタキシャル層は、真性半導体材
料で形成され、前記ドーパント濃度を変更する工程は、
第1のドーパント形のイオンを注入して、前記チャネル
領域を形成する工程と、第2のドーパント形のイオンを
注入して、前記ソース/ドレイン領域を形成する工程と
を含むことを特徴とする請求項13記載の電界効果トラ
ンジスタの製造方法。 - 【請求項15】前記浅いトレンチアイソレーション領域
は、前記基板の半導体材料の最上層の上面上に位置する
上面を有して形成され、 前記エッチング工程の前に、 前記最上層の露出表面上にコンフォーマル材料の層を付
着する工程をさらに含み、 前記エッチング工程は、前記コンフォーマル材料を異方
性エッチングして、前記コンフォーマル層の材料が、前
記浅いトレンチアイソレーション領域の前記側壁に、前
記デバイス領域を形成する際のマスクとして残るように
する工程をさらに含む、ことを特徴とする請求項12記
載の電界効果トランジスタの製造方法。 - 【請求項16】前記コンフォーマル材料は、窒化シリコ
ンであることを特徴とする請求項15記載の電界効果ト
ランジスタの製造方法。 - 【請求項17】前記アイソレーション領域および前記デ
バイス領域によって占有されない位置に、前記基板に第
2のアイソレーション領域を形成する工程をさらに含
み、前記第2のアイソレーション領域は、前記ゲートの
ゲート導体を、前記基板から電気的に分離することを特
徴とする請求項11記載の電界効果トランジスタの製造
方法。 - 【請求項18】前記第2のアイソレーション領域は、前
記基板を酸素に曝露することによって、フィールド酸化
物領域として形成されることを特徴とする請求項17記
載の電界効果トランジスタの製造方法。 - 【請求項19】ゲート導体によって取り囲まれるチャネ
ル領域を有する電界効果トランジスタを製造する方法で
あって、 半導体材料を含む基板に第1のアイソレーション領域を
形成する工程と、 前記基板を異方性エッチングして、前記アイソレーショ
ン領域の側壁に、半導体材料よりなる側壁スペーサ領域
を、前記電界効果トランジスタのデバイス領域として残
す工程と、 前記第1のアイソレーション領域をリセスして、リセス
された第1のアイソレーション領域の上面が、前記デバ
イス領域の上面の下に位置するようにする工程と、 前記デバイス領域の少なくとも一部のドーピング濃度を
変更して、ソース/ドレイン領域およびチャネル領域を
形成し、前記ソース/ドレイン領域は、第1のドーパン
ト形を有し、前記チャネル領域は、前記第1のドーピン
グ形とは反対の第2のドーパント形を有するようにする
工程と、 前記チャネル領域上にゲート導体を付着して、前記チャ
ネル領域を取り囲む工程と、を含むことを特徴とする電
界効果トランジスタの製造方法。 - 【請求項20】前記エッチング工程は、前記基板を第1
の深さにリセスし、前記リセスの工程は、前記第1の深
さにほぼ同じ前記基板の深さに、前記第1のアイソレー
ション領域をリセスすることを特徴とする請求項19記
載の電界効果トランジスタの製造方法。 - 【請求項21】前記FETの前記第1のアイソレーショ
ン領域とは反対側に、第2のアイソレーション領域を前
記基板に形成する工程をさらに含むことを特徴とする請
求項19記載の電界効果トランジスタの製造方法。 - 【請求項22】前記第1のアイソレーションは、浅いト
レンチアイソレーション領域であることを特徴とする請
求項21記載の電界効果トランジスタの製造方法。 - 【請求項23】前記第2のアイソレーションは、シリコ
ンの局部酸化により形成されることを特徴とする請求項
22記載の電界効果トランジスタの製造方法。 - 【請求項24】前記第1のアイソレーション領域は、前
記基板の半導体材料の最上層の上面上に位置する上面を
有する浅いトレンチアイソレーション領域であり、 前記エッチング工程の前に、 前記最上層の露出表面上にコンフォーマル材料の層を付
着する工程をさらに含み、 前記エッチング工程は、前記コンフォーマル材料を異方
性エッチングして、前記コンフォーマル層の材料が、前
記浅いトレンチアイソレーション領域の前記側壁に、前
記デバイス領域を形成する際のマスクとして残るように
する工程をさらに含む、ことを特徴とする請求項19記
載の電界効果トランジスタの製造方法。 - 【請求項25】前記エッチングの工程は、サブリソグラ
フィック厚さのデバイス領域を形成することを特徴とす
る請求項24記載の電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/007908 | 1998-01-15 | ||
US09/007,908 US6177299B1 (en) | 1998-01-15 | 1998-01-15 | Transistor having substantially isolated body and method of making the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11251579A true JPH11251579A (ja) | 1999-09-17 |
JP3309078B2 JP3309078B2 (ja) | 2002-07-29 |
Family
ID=21728748
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00507999A Expired - Fee Related JP3309078B2 (ja) | 1998-01-15 | 1999-01-12 | 電界効果トランジスタの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6177299B1 (ja) |
JP (1) | JP3309078B2 (ja) |
KR (1) | KR100323162B1 (ja) |
TW (1) | TW429628B (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1202335A3 (en) * | 2000-10-18 | 2004-09-08 | International Business Machines Corporation | Method of fabricating semiconductor side wall fin |
JP2005057293A (ja) * | 2003-08-05 | 2005-03-03 | Samsung Electronics Co Ltd | 三次元構造のチャンネルを備えるモストランジスタ及びその製造方法 |
JP2006013521A (ja) * | 2004-06-28 | 2006-01-12 | Samsung Electronics Co Ltd | マルチチャンネルFin電界効果トランジスタを備える半導体素子及びその製造方法 |
WO2006006438A1 (ja) * | 2004-07-12 | 2006-01-19 | Nec Corporation | 半導体装置及びその製造方法 |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4270719B2 (ja) * | 1999-06-30 | 2009-06-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
US7242064B2 (en) * | 1999-06-30 | 2007-07-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US6372567B1 (en) * | 2000-04-20 | 2002-04-16 | Infineon Technologies Ag | Control of oxide thickness in vertical transistor structures |
GB0101695D0 (en) * | 2001-01-23 | 2001-03-07 | Koninkl Philips Electronics Nv | Manufacture of trench-gate semiconductor devices |
JP4054557B2 (ja) * | 2001-10-10 | 2008-02-27 | 沖電気工業株式会社 | 半導体素子の製造方法 |
US20040089885A1 (en) * | 2002-09-10 | 2004-05-13 | Martin Mark N. | Layout techniques for the creation of dense radiation tolerant MOSFETs with small width-length ratios |
US6709982B1 (en) | 2002-11-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Double spacer FinFET formation |
US6762448B1 (en) * | 2003-04-03 | 2004-07-13 | Advanced Micro Devices, Inc. | FinFET device with multiple fin structures |
US6964897B2 (en) * | 2003-06-09 | 2005-11-15 | International Business Machines Corporation | SOI trench capacitor cell incorporating a low-leakage floating body array transistor |
US6943405B2 (en) * | 2003-07-01 | 2005-09-13 | International Business Machines Corporation | Integrated circuit having pairs of parallel complementary FinFETs |
US6716686B1 (en) | 2003-07-08 | 2004-04-06 | Advanced Micro Devices, Inc. | Method for forming channels in a finfet device |
US7498225B1 (en) | 2003-12-04 | 2009-03-03 | Advanced Micro Devices, Inc. | Systems and methods for forming multiple fin structures using metal-induced-crystallization |
US7405108B2 (en) | 2004-11-20 | 2008-07-29 | International Business Machines Corporation | Methods for forming co-planar wafer-scale chip packages |
US20070228491A1 (en) * | 2006-04-04 | 2007-10-04 | Micron Technology, Inc. | Tunneling transistor with sublithographic channel |
US7491995B2 (en) | 2006-04-04 | 2009-02-17 | Micron Technology, Inc. | DRAM with nanofin transistors |
US8734583B2 (en) * | 2006-04-04 | 2014-05-27 | Micron Technology, Inc. | Grown nanofin transistors |
US7425491B2 (en) * | 2006-04-04 | 2008-09-16 | Micron Technology, Inc. | Nanowire transistor with surrounding gate |
US8354311B2 (en) * | 2006-04-04 | 2013-01-15 | Micron Technology, Inc. | Method for forming nanofin transistors |
US10189100B2 (en) * | 2008-07-29 | 2019-01-29 | Pratt & Whitney Canada Corp. | Method for wire electro-discharge machining a part |
US8925201B2 (en) * | 2009-06-29 | 2015-01-06 | Pratt & Whitney Canada Corp. | Method and apparatus for providing rotor discs |
KR102550651B1 (ko) * | 2018-06-22 | 2023-07-05 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
US11978774B2 (en) | 2020-10-05 | 2024-05-07 | Sandisk Technologies Llc | High voltage field effect transistor with vertical current paths and method of making the same |
US11450768B2 (en) | 2020-10-05 | 2022-09-20 | Sandisk Technologies Llc | High voltage field effect transistor with vertical current paths and method of making the same |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4688073A (en) | 1981-03-30 | 1987-08-18 | Goth George R | Lateral device structures using self-aligned fabrication techniques |
US4648173A (en) | 1985-05-28 | 1987-03-10 | International Business Machines Corporation | Fabrication of stud-defined integrated circuit structure |
US4649625A (en) | 1985-10-21 | 1987-03-17 | International Business Machines Corporation | Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor |
JPH0797625B2 (ja) | 1986-11-19 | 1995-10-18 | 三菱電機株式会社 | 半導体記憶装置 |
US4816884A (en) | 1987-07-20 | 1989-03-28 | International Business Machines Corporation | High density vertical trench transistor and capacitor memory cell structure and fabrication method therefor |
US4833516A (en) | 1987-08-03 | 1989-05-23 | International Business Machines Corporation | High density memory cell structure having a vertical trench transistor self-aligned with a vertical trench capacitor and fabrication methods therefor |
JP2606857B2 (ja) | 1987-12-10 | 1997-05-07 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
US5008214A (en) | 1988-06-03 | 1991-04-16 | Texas Instruments Incorporated | Method of making crosspoint dynamic RAM cell array with overlapping wordlines and folded bitlines |
US5346834A (en) | 1988-11-21 | 1994-09-13 | Hitachi, Ltd. | Method for manufacturing a semiconductor device and a semiconductor memory device |
US4988637A (en) | 1990-06-29 | 1991-01-29 | International Business Machines Corp. | Method for fabricating a mesa transistor-trench capacitor memory cell structure |
US5264716A (en) | 1992-01-09 | 1993-11-23 | International Business Machines Corporation | Diffused buried plate trench dram cell array |
JPH05343679A (ja) | 1992-06-10 | 1993-12-24 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
US5585657A (en) | 1992-04-16 | 1996-12-17 | Texas Instruments Incorporated | Windowed and segmented linear geometry source cell for power DMOS processes |
US5528062A (en) | 1992-06-17 | 1996-06-18 | International Business Machines Corporation | High-density DRAM structure on soi |
US5466636A (en) | 1992-09-17 | 1995-11-14 | International Business Machines Corporation | Method of forming borderless contacts using a removable mandrel |
DE4340967C1 (de) | 1993-12-01 | 1994-10-27 | Siemens Ag | Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit mindestens einem MOS-Transistor |
US5360758A (en) | 1993-12-03 | 1994-11-01 | International Business Machines Corporation | Self-aligned buried strap for trench type DRAM cells |
US5547903A (en) | 1994-11-23 | 1996-08-20 | United Microelectronics Corporation | Method of elimination of junction punchthrough leakage via buried sidewall isolation |
US5521118A (en) | 1994-12-22 | 1996-05-28 | International Business Machines Corporation | Sidewall strap |
US5581101A (en) | 1995-01-03 | 1996-12-03 | International Business Machines Corporation | FET and/or bipolar devices formed in thin vertical silicon on insulator (SOI) structures |
US5508219A (en) | 1995-06-05 | 1996-04-16 | International Business Machines Corporation | SOI DRAM with field-shield isolation and body contact |
US5643815A (en) | 1995-06-07 | 1997-07-01 | Hughes Aircraft Company | Super self-align process for fabricating submicron CMOS using micron design rule fabrication equipment |
KR0168194B1 (ko) * | 1995-12-14 | 1999-02-01 | 김광호 | 반도체 소자의 소자분리막 형성방법 |
US5614431A (en) | 1995-12-20 | 1997-03-25 | International Business Machines Corporation | Method of making buried strap trench cell yielding an extended transistor |
US5814895A (en) | 1995-12-22 | 1998-09-29 | Sony Corporation | Static random access memory having transistor elements formed on side walls of a trench in a semiconductor substrate |
US5763285A (en) * | 1996-06-10 | 1998-06-09 | Winbond Electronics Corporation | Process for controlling gate/drain overlapped length in lightly-doped drain (LDD) structures |
-
1998
- 1998-01-15 US US09/007,908 patent/US6177299B1/en not_active Expired - Fee Related
-
1999
- 1999-01-05 KR KR1019990000067A patent/KR100323162B1/ko not_active IP Right Cessation
- 1999-01-12 TW TW088100360A patent/TW429628B/zh not_active IP Right Cessation
- 1999-01-12 JP JP00507999A patent/JP3309078B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1202335A3 (en) * | 2000-10-18 | 2004-09-08 | International Business Machines Corporation | Method of fabricating semiconductor side wall fin |
US7163864B1 (en) | 2000-10-18 | 2007-01-16 | International Business Machines Corporation | Method of fabricating semiconductor side wall fin |
US7265417B2 (en) | 2000-10-18 | 2007-09-04 | International Business Machines Corporation | Method of fabricating semiconductor side wall fin |
US7361556B2 (en) | 2000-10-18 | 2008-04-22 | International Business Machines Corporation | Method of fabricating semiconductor side wall fin |
JP2005057293A (ja) * | 2003-08-05 | 2005-03-03 | Samsung Electronics Co Ltd | 三次元構造のチャンネルを備えるモストランジスタ及びその製造方法 |
JP2006013521A (ja) * | 2004-06-28 | 2006-01-12 | Samsung Electronics Co Ltd | マルチチャンネルFin電界効果トランジスタを備える半導体素子及びその製造方法 |
WO2006006438A1 (ja) * | 2004-07-12 | 2006-01-19 | Nec Corporation | 半導体装置及びその製造方法 |
US7719043B2 (en) | 2004-07-12 | 2010-05-18 | Nec Corporation | Semiconductor device with fin-type field effect transistor and manufacturing method thereof. |
Also Published As
Publication number | Publication date |
---|---|
TW429628B (en) | 2001-04-11 |
KR19990067727A (ko) | 1999-08-25 |
US6177299B1 (en) | 2001-01-23 |
KR100323162B1 (ko) | 2002-02-04 |
JP3309078B2 (ja) | 2002-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3309078B2 (ja) | 電界効果トランジスタの製造方法 | |
US11114563B2 (en) | Semiconductor devices with low junction capacitances and methods of fabrication thereof | |
KR100687130B1 (ko) | 자기 정렬된 백-게이트를 이용한 프런트-게이트 soimosfet의 장치 임계치 제어 | |
KR101124657B1 (ko) | 서로 다른 결정 방향을 갖는 실리콘층을 구비한실리콘-온-절연막 반도체 소자 및 실리콘-온-절연막 반도체소자를 형성하는 방법 | |
TWI408805B (zh) | 虛擬本體接觸之三閘極 | |
US8790991B2 (en) | Method and structure for shallow trench isolation to mitigate active shorts | |
US6174754B1 (en) | Methods for formation of silicon-on-insulator (SOI) and source/drain-on-insulator(SDOI) transistors | |
US7253484B2 (en) | Low-power multiple-channel fully depleted quantum well CMOSFETs | |
JPH11354651A (ja) | Cmos自己整合ストラップ状相互接続およびその方法 | |
US20050118826A1 (en) | Ultra-thin Si MOSFET device structure and method of manufacture | |
JPH11111981A (ja) | 半導体デバイス及びその製造方法 | |
US10297507B2 (en) | Self-aligned vertical field-effect transistor with epitaxially grown bottom and top source drain regions | |
US6514809B1 (en) | SOI field effect transistors with body contacts formed by selective etch and fill | |
US6943084B2 (en) | Semiconductor device on silicon-on-insulator and method for manufacturing the semiconductor device | |
US6483148B2 (en) | Self-aligned elevated transistor | |
KR20040006041A (ko) | 전계-효과 트랜지스터 및 그 제조 방법 | |
WO2022106329A1 (en) | Ferroelectric field effect transistor with nanowire core | |
CN107359167B (zh) | 共本体化场效晶体管 | |
US6211021B1 (en) | Method for forming a borderless contact | |
JP4110089B2 (ja) | 二重ゲート型電界効果トランジスタの製造方法 | |
US6538284B1 (en) | SOI device with body recombination region, and method | |
US6919250B2 (en) | Multiple-gate MOS device and method for making the same | |
KR960011472B1 (ko) | 반도체 기억장치 제조방법 | |
JPH06151842A (ja) | 半導体装置及びその製造方法 | |
JP2001093860A (ja) | 半導体装置及び半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |