JPH09148319A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09148319A JPH09148319A JP29941895A JP29941895A JPH09148319A JP H09148319 A JPH09148319 A JP H09148319A JP 29941895 A JP29941895 A JP 29941895A JP 29941895 A JP29941895 A JP 29941895A JP H09148319 A JPH09148319 A JP H09148319A
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Abstract
(57)【要約】
【課題】 素子間分離領域の幅を短くすることにより半
導体集積回路装置の高集積化を実現する。 【解決手段】 ＬＯＣＯＳ酸化膜８の端部に酸化シリコ
ン膜１０が埋め込まれた溝９を設けることによって、Ｌ
ＯＣＯＳ酸化膜８下のｐ型不純物領域６またはｎ型不純
物領域７が反転しても、ｐ型不純物領域６とｎチャネル
型ＭＩＳＦＥＴＱ1 のソース領域、ドレイン領域を構成
するｎ+ 型半導体領域１６との間またはｎ型不純物領域
７とｐチャネル型ＭＩＳＦＥＴＱ2 のソース領域、ドレ
イン領域を構成するｐ+ 型半導体領域１７との間の導通
を防ぐことができるので、バーズビークの伸びが短い膜
厚の薄いＬＯＣＯＳ酸化膜８を素子間分離領域に採用す
ることが可能となる。
導体集積回路装置の高集積化を実現する。 【解決手段】 ＬＯＣＯＳ酸化膜８の端部に酸化シリコ
ン膜１０が埋め込まれた溝９を設けることによって、Ｌ
ＯＣＯＳ酸化膜８下のｐ型不純物領域６またはｎ型不純
物領域７が反転しても、ｐ型不純物領域６とｎチャネル
型ＭＩＳＦＥＴＱ1 のソース領域、ドレイン領域を構成
するｎ+ 型半導体領域１６との間またはｎ型不純物領域
７とｐチャネル型ＭＩＳＦＥＴＱ2 のソース領域、ドレ
イン領域を構成するｐ+ 型半導体領域１７との間の導通
を防ぐことができるので、バーズビークの伸びが短い膜
厚の薄いＬＯＣＯＳ酸化膜８を素子間分離領域に採用す
ることが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、隣接する半導体素
子を互いに電気的に分離する素子間分離領域を有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。
置およびその製造方法に関し、特に、隣接する半導体素
子を互いに電気的に分離する素子間分離領域を有する半
導体集積回路装置に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】隣接する半導体素子を互いに電気的に分
離するアイソレーションの一つにＬＯＣＯＳ（Local Ox
idation of Silicon）アイソレーションがある。このＬ
ＯＣＯＳアイソレーションは、半導体基板の主面上に形
成された半導体基板の熱酸化膜（ＬＯＣＯＳ酸化膜）に
よって、半導体素子が形成される活性領域を囲む構造を
しており、その製造方法が簡単であることから、アイソ
レーションとして最も広く用いられている。
離するアイソレーションの一つにＬＯＣＯＳ（Local Ox
idation of Silicon）アイソレーションがある。このＬ
ＯＣＯＳアイソレーションは、半導体基板の主面上に形
成された半導体基板の熱酸化膜（ＬＯＣＯＳ酸化膜）に
よって、半導体素子が形成される活性領域を囲む構造を
しており、その製造方法が簡単であることから、アイソ
レーションとして最も広く用いられている。
【０００３】上記ＬＯＣＯＳ酸化膜は、例えば、以下の
製造方法によって形成される。まず、半導体基板上にパ
ッド酸化シリコン膜および窒化シリコン膜を順次形成す
る。その後、後にＬＯＣＯＳ酸化膜が形成される領域の
窒化シリコン膜を除去し、次いで、熱酸化処理を施すこ
とによって、上記窒化シリコン膜が除去された領域の半
導体基板の表面に厚いＬＯＣＯＳ酸化膜が形成される。
製造方法によって形成される。まず、半導体基板上にパ
ッド酸化シリコン膜および窒化シリコン膜を順次形成す
る。その後、後にＬＯＣＯＳ酸化膜が形成される領域の
窒化シリコン膜を除去し、次いで、熱酸化処理を施すこ
とによって、上記窒化シリコン膜が除去された領域の半
導体基板の表面に厚いＬＯＣＯＳ酸化膜が形成される。
【０００４】
【発明が解決しようとする課題】本発明者は、ＬＯＣＯ
Ｓアイソレーションを開発するにあたり、以下の問題点
を見いだした。
Ｓアイソレーションを開発するにあたり、以下の問題点
を見いだした。
【０００５】ＬＯＣＯＳアイソレーションでは、バーズ
ビークと呼ばれるくちばし状のＬＯＣＯＳ酸化膜の横方
向への広がりが生じ、この広がりは活性領域の実効面積
の減少を引き起こす。
ビークと呼ばれるくちばし状のＬＯＣＯＳ酸化膜の横方
向への広がりが生じ、この広がりは活性領域の実効面積
の減少を引き起こす。
【０００６】上記バーズビークを短くするには、パッド
酸化シリコン膜の厚さを厚くしてＬＯＣＯＳ酸化膜を形
成する方法（第１の方法）、または厚さの薄いＬＯＣＯ
Ｓ酸化膜を形成する方法（第２の方法）がある。しか
し、前記第１の方法では、ＬＯＣＯＳ酸化膜の端部の半
導体基板に応力による結晶欠陥が生じ、活性領域に形成
される半導体素子の動作特性の劣化を引き起こす。
酸化シリコン膜の厚さを厚くしてＬＯＣＯＳ酸化膜を形
成する方法（第１の方法）、または厚さの薄いＬＯＣＯ
Ｓ酸化膜を形成する方法（第２の方法）がある。しか
し、前記第１の方法では、ＬＯＣＯＳ酸化膜の端部の半
導体基板に応力による結晶欠陥が生じ、活性領域に形成
される半導体素子の動作特性の劣化を引き起こす。
【０００７】また、前記第２の方法においても以下の問
題が生ずる。すなわち、ＬＯＣＯＳ酸化膜に囲まれた活
性領域にＭＩＳＦＥＴ（Metal Insulator Semiconducto
r Field Effect Transistor)を形成した場合、ＬＯＣＯ
Ｓ酸化膜の厚さが薄いとＬＯＣＯＳ酸化膜下の半導体基
板に反転層が形成されやすくなり、隣接する活性領域に
それぞれ形成されたＭＩＳＦＥＴのソース領域、ドレイ
ン領域を構成する半導体領域間が上記反転層を介して導
通し、ＬＯＣＯＳ酸化膜の素子間分離特性を劣化させ
る。
題が生ずる。すなわち、ＬＯＣＯＳ酸化膜に囲まれた活
性領域にＭＩＳＦＥＴ（Metal Insulator Semiconducto
r Field Effect Transistor)を形成した場合、ＬＯＣＯ
Ｓ酸化膜の厚さが薄いとＬＯＣＯＳ酸化膜下の半導体基
板に反転層が形成されやすくなり、隣接する活性領域に
それぞれ形成されたＭＩＳＦＥＴのソース領域、ドレイ
ン領域を構成する半導体領域間が上記反転層を介して導
通し、ＬＯＣＯＳ酸化膜の素子間分離特性を劣化させ
る。
【０００８】この反転層の形成を防止するためには、Ｌ
ＯＣＯＳ酸化膜下の半導体基板に、半導体基板と同じ導
電型の不純物を高濃度で導入した不純物領域を形成する
必要がある。しかしながら、ＬＯＣＯＳ酸化膜下に高濃
度の不純物領域を形成すると、この不純物領域とＭＩＳ
ＦＥＴのソース領域、ドレイン領域を構成する半導体領
域との間の寄生接合容量が大きくなり、半導体集積回路
装置の動作速度を低下させてしまう。
ＯＣＯＳ酸化膜下の半導体基板に、半導体基板と同じ導
電型の不純物を高濃度で導入した不純物領域を形成する
必要がある。しかしながら、ＬＯＣＯＳ酸化膜下に高濃
度の不純物領域を形成すると、この不純物領域とＭＩＳ
ＦＥＴのソース領域、ドレイン領域を構成する半導体領
域との間の寄生接合容量が大きくなり、半導体集積回路
装置の動作速度を低下させてしまう。
【０００９】本発明の目的は、半導体集積回路装置の高
集積化を実現することができる技術を提供することにあ
る。
集積化を実現することができる技術を提供することにあ
る。
【００１０】本発明の他の目的は、ＭＩＳＦＥＴを有す
る半導体集積回路装置の高速化を実現することができる
技術を提供することにある。
る半導体集積回路装置の高速化を実現することができる
技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板の表
面に形成されたＬＯＣＯＳ酸化膜およびこのＬＯＣＯＳ
酸化膜の端部の半導体基板に形成された溝によって構成
された素子間分離領域を有している。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板の表
面に形成されたＬＯＣＯＳ酸化膜およびこのＬＯＣＯＳ
酸化膜の端部の半導体基板に形成された溝によって構成
された素子間分離領域を有している。
【００１３】（２）また、本発明の半導体集積回路装置
の製造方法は、まず、半導体基板の主面上にＬＯＣＯＳ
酸化膜を形成する。次に、このＬＯＣＯＳ酸化膜をその
表面からエッチングして、ＬＯＣＯＳ酸化膜の端部に半
導体基板が露出した領域を形成し、その後、ＬＯＣＯＳ
酸化膜の端部に位置する半導体基板の露出した上記領域
をエッチングして、この領域に溝を形成するものであ
る。
の製造方法は、まず、半導体基板の主面上にＬＯＣＯＳ
酸化膜を形成する。次に、このＬＯＣＯＳ酸化膜をその
表面からエッチングして、ＬＯＣＯＳ酸化膜の端部に半
導体基板が露出した領域を形成し、その後、ＬＯＣＯＳ
酸化膜の端部に位置する半導体基板の露出した上記領域
をエッチングして、この領域に溝を形成するものであ
る。
【００１４】上記した手段によれば、ＬＯＣＯＳ酸化膜
の端部に形成された溝によって、ＬＯＣＯＳ酸化膜下の
半導体基板と活性領域に形成されるＭＩＳＦＥＴのソー
ス領域、ドレイン領域を構成する半導体領域を分離する
ことができるので、ＬＯＣＯＳ酸化膜の膜厚を薄くする
ことによってＬＯＣＯＳ酸化膜下の半導体基板が反転し
ても、隣接する活性領域にそれぞれ形成されるＭＩＳＦ
ＥＴのソース領域、ドレイン領域を構成する半導体領域
間での導通を防ぐことができる。従って、バーズビーク
の伸びが短い膜厚の薄いＬＯＣＯＳ酸化膜を素子間分離
領域に採用することが可能となるので、ＬＯＣＯＳ酸化
膜の幅、すなわち素子間分離領域の幅を短くすることが
できる。
の端部に形成された溝によって、ＬＯＣＯＳ酸化膜下の
半導体基板と活性領域に形成されるＭＩＳＦＥＴのソー
ス領域、ドレイン領域を構成する半導体領域を分離する
ことができるので、ＬＯＣＯＳ酸化膜の膜厚を薄くする
ことによってＬＯＣＯＳ酸化膜下の半導体基板が反転し
ても、隣接する活性領域にそれぞれ形成されるＭＩＳＦ
ＥＴのソース領域、ドレイン領域を構成する半導体領域
間での導通を防ぐことができる。従って、バーズビーク
の伸びが短い膜厚の薄いＬＯＣＯＳ酸化膜を素子間分離
領域に採用することが可能となるので、ＬＯＣＯＳ酸化
膜の幅、すなわち素子間分離領域の幅を短くすることが
できる。
【００１５】また、ＬＯＣＯＳ酸化膜下の半導体基板の
導電型が反転するのを防止するために、高濃度の不純物
領域をＬＯＣＯＳ酸化膜下の半導体領域に形成しても、
ＬＯＣＯＳ酸化膜の端部に形成された溝によって、ＬＯ
ＣＯＳ酸化膜下の上記不純物領域とＭＩＳＦＥＴのソー
ス領域、ドレイン領域を構成する半導体領域との接合が
防げるので、両者間の寄生接合容量を小さく抑えること
が可能となる。
導電型が反転するのを防止するために、高濃度の不純物
領域をＬＯＣＯＳ酸化膜下の半導体領域に形成しても、
ＬＯＣＯＳ酸化膜の端部に形成された溝によって、ＬＯ
ＣＯＳ酸化膜下の上記不純物領域とＭＩＳＦＥＴのソー
ス領域、ドレイン領域を構成する半導体領域との接合が
防げるので、両者間の寄生接合容量を小さく抑えること
が可能となる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１８】（実施の形態１）図１は、本発明の一実施
の形態であるＣＭＯＳ（Complementary Metal OxideSem
iconductor)デバイスの構造を示す。
の形態であるＣＭＯＳ（Complementary Metal OxideSem
iconductor)デバイスの構造を示す。
【００１９】ＣＭＯＳデバイスを構成するｎチャネル型
ＭＩＳＦＥＴＱ1 およびｐチャネル型ＭＩＳＦＥＴＱ2
が形成されるそれぞれの活性領域は、素子間分離領域に
よって包囲されている。この素子間分離領域は、半導体
基板１の主面上に形成されたＬＯＣＯＳ酸化膜８および
ＬＯＣＯＳ酸化膜８の端部の半導体基板１に設けられた
溝９に埋め込まれた酸化シリコン膜１０によって構成さ
れている。
ＭＩＳＦＥＴＱ1 およびｐチャネル型ＭＩＳＦＥＴＱ2
が形成されるそれぞれの活性領域は、素子間分離領域に
よって包囲されている。この素子間分離領域は、半導体
基板１の主面上に形成されたＬＯＣＯＳ酸化膜８および
ＬＯＣＯＳ酸化膜８の端部の半導体基板１に設けられた
溝９に埋め込まれた酸化シリコン膜１０によって構成さ
れている。
【００２０】図１に示したＣＭＯＳデバイスの製造方法
を図２〜図８を用いて説明する。
を図２〜図８を用いて説明する。
【００２１】まず、ｎ型シリコン単結晶で構成された半
導体基板１の主面上に自己整合法でｐ型ウエル２および
ｎ型ウエル３を形成する。
導体基板１の主面上に自己整合法でｐ型ウエル２および
ｎ型ウエル３を形成する。
【００２２】次に、図２に示すように、半導体基板１の
表面に熱酸化処理によって厚さ約２０ｎｍのパッド酸化
シリコン膜４を形成した後、半導体基板１上にＣＶＤ
（Chemical Vapor Deposition)法によって厚さ約１５０
ｎｍの窒化シリコン膜５を堆積する。次いで、パターニ
ングされたホトレジストをマスクにして、後にＬＯＣＯ
Ｓ酸化膜８が形成される領域の窒化シリコン膜５を除去
する。
表面に熱酸化処理によって厚さ約２０ｎｍのパッド酸化
シリコン膜４を形成した後、半導体基板１上にＣＶＤ
（Chemical Vapor Deposition)法によって厚さ約１５０
ｎｍの窒化シリコン膜５を堆積する。次いで、パターニ
ングされたホトレジストをマスクにして、後にＬＯＣＯ
Ｓ酸化膜８が形成される領域の窒化シリコン膜５を除去
する。
【００２３】続いて、図３に示すように、後にＬＯＣＯ
Ｓ酸化膜８が形成されるｐ型ウエル２およびｎ型ウエル
３に、ウエルと同じ導電型の不純物をイオン注入して、
ｐ型不純物領域６およびｎ型不純物領域７をそれぞれ形
成する。なお、ｐ型不純物領域６はＬＯＣＯＳ酸化膜８
下のｐ型ウエル２が反転するのを防止するために設けら
れ、また、ｎ型不純物領域７はＬＯＣＯＳ酸化膜８下の
ｎ型ウエル３が反転するのを防止するために設けられ
る。次いで、半導体基板１に熱酸化処理を施して、窒化
シリコン膜５が除去されている領域に、２００〜４００
ｎｍの厚さのＬＯＣＯＳ酸化膜８を形成する。
Ｓ酸化膜８が形成されるｐ型ウエル２およびｎ型ウエル
３に、ウエルと同じ導電型の不純物をイオン注入して、
ｐ型不純物領域６およびｎ型不純物領域７をそれぞれ形
成する。なお、ｐ型不純物領域６はＬＯＣＯＳ酸化膜８
下のｐ型ウエル２が反転するのを防止するために設けら
れ、また、ｎ型不純物領域７はＬＯＣＯＳ酸化膜８下の
ｎ型ウエル３が反転するのを防止するために設けられ
る。次いで、半導体基板１に熱酸化処理を施して、窒化
シリコン膜５が除去されている領域に、２００〜４００
ｎｍの厚さのＬＯＣＯＳ酸化膜８を形成する。
【００２４】次に、図４に示すように、窒化シリコン膜
５をマスクにして、異方性エッチング法によってＬＯＣ
ＯＳ酸化膜８をその表面からエッチングし、ＬＯＣＯＳ
酸化膜８の端部のｐ型ウエル２およびｎ型ウエル３をそ
れぞれ露出させる。
５をマスクにして、異方性エッチング法によってＬＯＣ
ＯＳ酸化膜８をその表面からエッチングし、ＬＯＣＯＳ
酸化膜８の端部のｐ型ウエル２およびｎ型ウエル３をそ
れぞれ露出させる。
【００２５】続いて、図５に示すように、窒化シリコン
膜５およびＬＯＣＯＳ酸化膜８をマスクにして、ＬＯＣ
ＯＳ酸化膜８の端部の露出したｐ型ウエル２およびｎ型
ウエル３を異方性エッチング法によってそれぞれエッチ
ングし、ＬＯＣＯＳ酸化膜８の端部のｐ型ウエル２およ
びｎ型ウエル３に、例えば、深さ１００〜１０００ｎ
ｍ、幅５０〜２００ｎｍの溝９を形成する。
膜５およびＬＯＣＯＳ酸化膜８をマスクにして、ＬＯＣ
ＯＳ酸化膜８の端部の露出したｐ型ウエル２およびｎ型
ウエル３を異方性エッチング法によってそれぞれエッチ
ングし、ＬＯＣＯＳ酸化膜８の端部のｐ型ウエル２およ
びｎ型ウエル３に、例えば、深さ１００〜１０００ｎ
ｍ、幅５０〜２００ｎｍの溝９を形成する。
【００２６】次に、図６に示すように、半導体基板１に
熱酸化処理を施すことによって、上記溝９の内側に酸化
シリコン膜１０を形成し、ＬＯＣＯＳ酸化膜８およびＬ
ＯＣＯＳ酸化膜８の端部に形成された溝９に埋め込まれ
た酸化シリコン膜１０によって構成される素子間分離領
域を形成する。
熱酸化処理を施すことによって、上記溝９の内側に酸化
シリコン膜１０を形成し、ＬＯＣＯＳ酸化膜８およびＬ
ＯＣＯＳ酸化膜８の端部に形成された溝９に埋め込まれ
た酸化シリコン膜１０によって構成される素子間分離領
域を形成する。
【００２７】その後、窒化シリコン膜５を除去し、次い
で、ｐ型ウエル２およびｎ型ウエル３のそれぞれのチャ
ネル領域へｐ型不純物（例えば、ボロン）をイオン注入
して、図示はしないが、しきい値電圧制御層を形成す
る。
で、ｐ型ウエル２およびｎ型ウエル３のそれぞれのチャ
ネル領域へｐ型不純物（例えば、ボロン）をイオン注入
して、図示はしないが、しきい値電圧制御層を形成す
る。
【００２８】次に、図７に示すように、パッド酸化シリ
コン膜４を除去した後、半導体基板１の表面にゲート絶
縁膜１１を約６. ５ｎｍの膜厚で形成し、次いで、半導
体基板１上にリンを添加した多結晶シリコン膜（図示せ
ず）をＣＶＤ法で堆積する。その後、この多結晶シリコ
ン膜をパターニングされたホトレジストをマスクにして
エッチングすることにより、ゲート電極１２を形成す
る。
コン膜４を除去した後、半導体基板１の表面にゲート絶
縁膜１１を約６. ５ｎｍの膜厚で形成し、次いで、半導
体基板１上にリンを添加した多結晶シリコン膜（図示せ
ず）をＣＶＤ法で堆積する。その後、この多結晶シリコ
ン膜をパターニングされたホトレジストをマスクにして
エッチングすることにより、ゲート電極１２を形成す
る。
【００２９】次に、ゲート電極１２をマスクにしてｐ型
ウエル２にｎ型不純物（例えば、砒素）をイオン注入
し、ｎチャネル型ＭＩＳＦＥＴＱ1 の低濃度のソース領
域、ドレイン領域を構成するｎ- 型半導体領域１３を形
成する。続いて、ゲート電極１２をマスクにしてｎ型ウ
エル３にｐ型不純物（例えば、フッ化ボロン）をイオン
注入し、ｐチャネル型ＭＩＳＦＥＴＱ2 の低濃度のソー
ス領域、ドレイン領域を構成するｐ- 型半導体領域１４
を形成する。
ウエル２にｎ型不純物（例えば、砒素）をイオン注入
し、ｎチャネル型ＭＩＳＦＥＴＱ1 の低濃度のソース領
域、ドレイン領域を構成するｎ- 型半導体領域１３を形
成する。続いて、ゲート電極１２をマスクにしてｎ型ウ
エル３にｐ型不純物（例えば、フッ化ボロン）をイオン
注入し、ｐチャネル型ＭＩＳＦＥＴＱ2 の低濃度のソー
ス領域、ドレイン領域を構成するｐ- 型半導体領域１４
を形成する。
【００３０】次に、図８に示すように、半導体基板１上
にＣＶＤ法で堆積した酸化シリコン膜（図示せず）をＲ
ＩＥ（Reactive Ion Etching）法でエッチングして、ゲ
ート電極１２の側壁にサイドウォールスペーサ１５を形
成する。
にＣＶＤ法で堆積した酸化シリコン膜（図示せず）をＲ
ＩＥ（Reactive Ion Etching）法でエッチングして、ゲ
ート電極１２の側壁にサイドウォールスペーサ１５を形
成する。
【００３１】次に、ゲート電極１２およびサイドウォー
ルスペーサ１５をマスクにしてｐ型ウエル２にｎ型不純
物（例えば、リン）をイオン注入し、ｎチャネル型ＭＩ
ＳＦＥＴＱ1 の高濃度のソース領域、ドレイン領域を構
成するｎ+ 型半導体領域１６を形成する。続いて、ゲー
ト電極１２およびサイドウォールスペーサ１５をマスク
にしてｎ型ウエル３にｐ型不純物（例えば、フッ化ボロ
ン）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱ2 の
高濃度のソース領域、ドレイン領域を構成するｐ+ 型半
導体領域１７を形成する。
ルスペーサ１５をマスクにしてｐ型ウエル２にｎ型不純
物（例えば、リン）をイオン注入し、ｎチャネル型ＭＩ
ＳＦＥＴＱ1 の高濃度のソース領域、ドレイン領域を構
成するｎ+ 型半導体領域１６を形成する。続いて、ゲー
ト電極１２およびサイドウォールスペーサ１５をマスク
にしてｎ型ウエル３にｐ型不純物（例えば、フッ化ボロ
ン）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱ2 の
高濃度のソース領域、ドレイン領域を構成するｐ+ 型半
導体領域１７を形成する。
【００３２】その後、半導体基板１上に層間絶縁膜１８
を堆積し、この層間絶縁膜１８をエッチングして、後に
形成される配線層２０と半導体素子を接続するためのコ
ンタクトホール１９を開孔する。次いで、層間絶縁膜１
８上に堆積した金属膜をエッチングして配線層２０を形
成し、最後にパッシベーション膜２１によって半導体基
板１を被覆することにより、図１に示した本実施の形態
１のＣＭＯＳデバイスが完成する。
を堆積し、この層間絶縁膜１８をエッチングして、後に
形成される配線層２０と半導体素子を接続するためのコ
ンタクトホール１９を開孔する。次いで、層間絶縁膜１
８上に堆積した金属膜をエッチングして配線層２０を形
成し、最後にパッシベーション膜２１によって半導体基
板１を被覆することにより、図１に示した本実施の形態
１のＣＭＯＳデバイスが完成する。
【００３３】このように、本実施の形態１によれば、Ｌ
ＯＣＯＳ酸化膜８下のｐ型不純物領域６またはｎ型不純
物領域７が反転しても、ＬＯＣＯＳ酸化膜８の端部に形
成された酸化シリコン膜１０を埋め込んだ溝９によっ
て、ｐ型不純物領域６とｎ+ 型半導体領域１６との間、
またはｎ型不純物領域７とｐ+ 型半導体領域１７との間
の導通を防ぐことができる。従って、膜厚の薄いＬＯＣ
ＯＳ酸化膜８を素子間分離領域に採用することが可能と
なるので、バーズビークの伸びが抑えられて、ＬＯＣＯ
Ｓ酸化膜８の幅、すなわち素子間分離領域の幅を短くす
ることができる。
ＯＣＯＳ酸化膜８下のｐ型不純物領域６またはｎ型不純
物領域７が反転しても、ＬＯＣＯＳ酸化膜８の端部に形
成された酸化シリコン膜１０を埋め込んだ溝９によっ
て、ｐ型不純物領域６とｎ+ 型半導体領域１６との間、
またはｎ型不純物領域７とｐ+ 型半導体領域１７との間
の導通を防ぐことができる。従って、膜厚の薄いＬＯＣ
ＯＳ酸化膜８を素子間分離領域に採用することが可能と
なるので、バーズビークの伸びが抑えられて、ＬＯＣＯ
Ｓ酸化膜８の幅、すなわち素子間分離領域の幅を短くす
ることができる。
【００３４】さらに、ＬＯＣＯＳ酸化膜８の端部に形成
された溝９によって、ＬＯＣＯＳ酸化膜８下に設けられ
たｐ型不純物領域６とｎ+ 型半導体領域１６との接合、
およびＬＯＣＯＳ酸化膜８下に設けられたｎ型不純物領
域７とｐ+ 型半導体領域１７との接合を防ぐことができ
るので、ｐ型不純物領域６とｎ+ 型半導体領域との間お
よびｎ型不純物領域７とｐ+ 型半導体領域１７との間の
寄生接合容量を小さく抑えることができる。
された溝９によって、ＬＯＣＯＳ酸化膜８下に設けられ
たｐ型不純物領域６とｎ+ 型半導体領域１６との接合、
およびＬＯＣＯＳ酸化膜８下に設けられたｎ型不純物領
域７とｐ+ 型半導体領域１７との接合を防ぐことができ
るので、ｐ型不純物領域６とｎ+ 型半導体領域との間お
よびｎ型不純物領域７とｐ+ 型半導体領域１７との間の
寄生接合容量を小さく抑えることができる。
【００３５】（実施の形態２）図１１に、本発明の他の
実施の形態であるＣＭＯＳデバイスの構造を示す。
実施の形態であるＣＭＯＳデバイスの構造を示す。
【００３６】すなわち、ｎチャネル型ＭＩＳＦＥＴＱ1
およびｐチャネル型ＭＩＳＦＥＴＱ2 が形成される活性
領域をそれぞれ包囲して素子間分離領域が形成されてい
るが、この素子間分離領域は、酸化シリコン膜１０が埋
め込まれた溝９によって構成されている。
およびｐチャネル型ＭＩＳＦＥＴＱ2 が形成される活性
領域をそれぞれ包囲して素子間分離領域が形成されてい
るが、この素子間分離領域は、酸化シリコン膜１０が埋
め込まれた溝９によって構成されている。
【００３７】図１１に示したＣＭＯＳデバイスの製造方
法を図９〜図１１を用いて説明する。まず、図９に示す
ように、前記実施の形態１において前記図２〜図６を用
いて説明した製造方法と同様に、ＬＯＣＯＳ酸化膜８お
よび溝９を形成し、溝９の内側を酸化シリコン膜１０で
埋める。ただし、前記図６に示したｐ型ウエル２、ｎ型
ウエル３、ｐ型不純物領域６およびｎ型不純物領域７は
形成しない。
法を図９〜図１１を用いて説明する。まず、図９に示す
ように、前記実施の形態１において前記図２〜図６を用
いて説明した製造方法と同様に、ＬＯＣＯＳ酸化膜８お
よび溝９を形成し、溝９の内側を酸化シリコン膜１０で
埋める。ただし、前記図６に示したｐ型ウエル２、ｎ型
ウエル３、ｐ型不純物領域６およびｎ型不純物領域７は
形成しない。
【００３８】次に、図１０に示すように、パッド酸化シ
リコン膜４およびＬＯＣＯＳ酸化膜８を全て除去し、半
導体基板１の表面を露出させる。なお、パッド酸化シリ
コン膜４およびＬＯＣＯＳ酸化膜８は、ウエットエッチ
ング法またはドライエッチング法で除去してもよく、あ
るいは、ＣＭＰ（Chemical Mechanical Polishing ；化
学的機械研磨）法などの平坦化技術によって、パッド酸
化シリコン膜４およびＬＯＣＯＳ酸化膜８を全て除去す
ると同時に半導体基板１の表面を平坦化してもよい。
リコン膜４およびＬＯＣＯＳ酸化膜８を全て除去し、半
導体基板１の表面を露出させる。なお、パッド酸化シリ
コン膜４およびＬＯＣＯＳ酸化膜８は、ウエットエッチ
ング法またはドライエッチング法で除去してもよく、あ
るいは、ＣＭＰ（Chemical Mechanical Polishing ；化
学的機械研磨）法などの平坦化技術によって、パッド酸
化シリコン膜４およびＬＯＣＯＳ酸化膜８を全て除去す
ると同時に半導体基板１の表面を平坦化してもよい。
【００３９】次に、半導体基板１の主面上にｐ型ウエル
２およびｎ型ウエル３を形成し、その後、図１１に示す
ように、前記実施の形態１で説明した製造方法と同様
に、ｐ型ウエル２にｎチャネル型ＭＩＳＦＥＴＱ1 をｎ
型ウエル３にｐチャネル型ＭＩＳＦＥＴＱ2 をそれぞれ
形成する。
２およびｎ型ウエル３を形成し、その後、図１１に示す
ように、前記実施の形態１で説明した製造方法と同様
に、ｐ型ウエル２にｎチャネル型ＭＩＳＦＥＴＱ1 をｎ
型ウエル３にｐチャネル型ＭＩＳＦＥＴＱ2 をそれぞれ
形成する。
【００４０】このように、本実施の形態２によれば、酸
化シリコン膜１０が埋め込まれた溝９のみによって素子
間分離領域を形成できるので、半導体集積回路装置にお
ける素子間分離領域が占める面積を小さくすることが可
能となる。
化シリコン膜１０が埋め込まれた溝９のみによって素子
間分離領域を形成できるので、半導体集積回路装置にお
ける素子間分離領域が占める面積を小さくすることが可
能となる。
【００４１】（実施の形態３）本発明の他の実施の形態
である素子間分離領域の製造方法を図１２および図１３
を用いて説明する。
である素子間分離領域の製造方法を図１２および図１３
を用いて説明する。
【００４２】前記実施の形態１では、半導体基板１に熱
酸化処理を施すことによって、ＬＯＣＯＳ酸化膜８の端
部の半導体基板１に設けられた溝９の内側に酸化シリコ
ン膜１０を埋め込んだが、本実施の形態３では、ＬＯＣ
ＯＳ酸化膜８の端部の半導体基板１に設けられた溝９を
ＣＶＤ法によって堆積される絶縁膜によって埋め込む。
酸化処理を施すことによって、ＬＯＣＯＳ酸化膜８の端
部の半導体基板１に設けられた溝９の内側に酸化シリコ
ン膜１０を埋め込んだが、本実施の形態３では、ＬＯＣ
ＯＳ酸化膜８の端部の半導体基板１に設けられた溝９を
ＣＶＤ法によって堆積される絶縁膜によって埋め込む。
【００４３】まず、前記実施の形態１での説明に用いた
前記図５に示すように、例えば、深さ１００〜１０００
ｎｍ、幅５０〜２００ｎｍの溝９をＬＯＣＯＳ酸化膜８
の端部に形成した後、窒化シリコン膜５を除去する。次
に、図１２に示すように、ＣＶＤ法によって厚さ３０〜
１２０ｎｍの酸化シリコン膜２２を半導体基板１上に堆
積する。その後、上記酸化シリコン膜２２およびパッド
酸化シリコン膜４を順次除去し、溝９にのみ酸化シリコ
ン膜２２を残す。
前記図５に示すように、例えば、深さ１００〜１０００
ｎｍ、幅５０〜２００ｎｍの溝９をＬＯＣＯＳ酸化膜８
の端部に形成した後、窒化シリコン膜５を除去する。次
に、図１２に示すように、ＣＶＤ法によって厚さ３０〜
１２０ｎｍの酸化シリコン膜２２を半導体基板１上に堆
積する。その後、上記酸化シリコン膜２２およびパッド
酸化シリコン膜４を順次除去し、溝９にのみ酸化シリコ
ン膜２２を残す。
【００４４】次に、図１３に示すように、半導体基板１
に熱酸化処理を施して、半導体基板１の表面に厚さ１０
〜２０ｎｍのライト酸化シリコン膜２３を形成する。次
いで、ライト酸化シリコン膜２３を除去した後、半導体
基板１の表面にゲート絶縁膜１１を形成し、その後、前
記実施の形態１で説明した製造方法と同様に、活性領域
のｐ型ウエル２にｎチャネル型ＭＩＳＦＥＴＱ1 をｎ型
ウエル３にｐチャネル型ＭＩＳＦＥＴＱ2 をそれぞれ形
成する。
に熱酸化処理を施して、半導体基板１の表面に厚さ１０
〜２０ｎｍのライト酸化シリコン膜２３を形成する。次
いで、ライト酸化シリコン膜２３を除去した後、半導体
基板１の表面にゲート絶縁膜１１を形成し、その後、前
記実施の形態１で説明した製造方法と同様に、活性領域
のｐ型ウエル２にｎチャネル型ＭＩＳＦＥＴＱ1 をｎ型
ウエル３にｐチャネル型ＭＩＳＦＥＴＱ2 をそれぞれ形
成する。
【００４５】このように、本実施の形態３によれば、幅
の狭い溝９にもＣＶＤ法によって確実に酸化シリコン膜
２２を埋め込むことができるので、良好な絶縁特性を有
する素子間分離領域が形成できる。
の狭い溝９にもＣＶＤ法によって確実に酸化シリコン膜
２２を埋め込むことができるので、良好な絶縁特性を有
する素子間分離領域が形成できる。
【００４６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００４７】たとえば、前記実施の形態では、ＣＭＯＳ
デバイスおよびその製造方法に適用した場合について説
明したが、いかなる半導体集積回路装置およびその製造
方法にも適用可能である。
デバイスおよびその製造方法に適用した場合について説
明したが、いかなる半導体集積回路装置およびその製造
方法にも適用可能である。
【００４８】また、前記実施の形態３では、溝を埋め込
む絶縁膜に酸化シリコン膜を用いたが、酸化シリコン膜
以外の絶縁材料、例えば、窒化シリコン膜または酸化シ
リコン膜と窒化シリコン膜の重ね膜を用いてもよく、酸
化シリコン膜を用いた場合と同様な効果が得られる。
む絶縁膜に酸化シリコン膜を用いたが、酸化シリコン膜
以外の絶縁材料、例えば、窒化シリコン膜または酸化シ
リコン膜と窒化シリコン膜の重ね膜を用いてもよく、酸
化シリコン膜を用いた場合と同様な効果が得られる。
【００４９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５０】本発明によれば、素子間分離特性を劣化さ
せることなく、素子間分離領域の幅を短くすることがで
きるので、半導体集積回路装置の高集積化を実現するこ
とができる。
せることなく、素子間分離領域の幅を短くすることがで
きるので、半導体集積回路装置の高集積化を実現するこ
とができる。
【００５１】また、本発明によれば、ＭＩＳＦＥＴのソ
ース領域、ドレイン領域に寄生する接合容量が小さく抑
えられるので、ＭＩＳＦＥＴを有する半導体集積回路装
置の高速化を実現することができる。
ース領域、ドレイン領域に寄生する接合容量が小さく抑
えられるので、ＭＩＳＦＥＴを有する半導体集積回路装
置の高速化を実現することができる。
【図１】本発明の一実施の形態であるＣＭＯＳデバイス
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の他の実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施の形態であるＣＭＯＳデバ
イスの製造方法を示す半導体基板の要部断面図である。
イスの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施の形態である素子間分離領
域の製造方法を示す半導体基板の要部断面図である。
域の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の他の実施の形態である素子間分離領
域の製造方法を示す半導体基板の要部断面図である。
域の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ パッド酸化シリコン膜 ５ 窒化シリコン膜 ６ ｐ型不純物領域 ７ ｎ型不純物領域 ８ ＬＯＣＯＳ酸化膜 ９ 溝 １０ 酸化シリコン膜 １１ ゲート絶縁膜 １２ ゲート電極 １３ ｎ- 型半導体領域 １４ ｐ- 型半導体領域 １５ サイドウォールスペーサ １６ ｎ+ 型半導体領域 １７ ｐ+ 型半導体領域 １８ 層間絶縁膜 １９ コンタクトホール ２０ 配線層 ２１ パッシベーション膜 ２２ 酸化シリコン膜 ２３ ライト酸化シリコン膜 Ｑ1 ｎチャネル型ＭＩＳＦＥＴ Ｑ2 ｐチャネル型ＭＩＳＦＥＴ
Claims (6)
- 【請求項１】 半導体素子が形成される個々の活性領域
を包囲する素子間分離領域を有する半導体集積回路装置
であって、前記素子間分離領域は、半導体基板の表面に
形成されたＬＯＣＯＳ酸化膜、および前記ＬＯＣＯＳ酸
化膜の端部の前記半導体基板に形成された溝によって構
成されていることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上にＬＯＣＯＳ酸化
膜を形成する工程、前記ＬＯＣＯＳ酸化膜の表面をエッ
チングして、前記ＬＯＣＯＳ酸化膜の端部に前記半導体
基板が露出した領域を形成する工程、前記ＬＯＣＯＳ酸
化膜の端部に位置する前記半導体基板の露出した前記領
域に溝を形成する工程を有することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記溝には、絶縁物が埋め込まれていることを特
徴とする半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、半導体基板の主面上にＬＯＣＯＳ酸化
膜を形成する工程、前記ＬＯＣＯＳ酸化膜の表面をエッ
チングして、前記ＬＯＣＯＳ酸化膜の端部に前記半導体
基板が露出した領域を形成する工程、前記ＬＯＣＯＳ酸
化膜の端部に位置する前記半導体基板の露出した前記領
域に溝を形成する工程、前記溝に絶縁物を埋め込む工程
を有することを特徴とする半導体集積回路装置の製造方
法。 - 【請求項５】 半導体素子が形成される個々の活性領域
を包囲する素子間分離領域が、半導体基板に形成された
溝によって構成されてなる半導体集積回路装置の製造方
法であって、前記半導体基板の主面上にＬＯＣＯＳ酸化
膜を形成する工程、前記ＬＯＣＯＳ酸化膜の表面をエッ
チングして、前記ＬＯＣＯＳ酸化膜の端部に前記半導体
基板が露出した領域を形成する工程、前記ＬＯＣＯＳ酸
化膜の端部に位置する前記半導体基板の露出した前記領
域に溝を形成する工程、前記ＬＯＣＯＳ酸化膜を全て除
去する工程、前記溝に絶縁物を埋め込む工程を有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項６】 請求項４または５記載の半導体集積回路
装置の製造方法であって、前記絶縁物は、酸化シリコン
膜、窒化シリコン膜、酸化シリコン膜と窒化シリコン膜
の重ね膜、または前記半導体基板の熱酸化膜であること
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29941895A JPH09148319A (ja) | 1995-11-17 | 1995-11-17 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29941895A JPH09148319A (ja) | 1995-11-17 | 1995-11-17 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148319A true JPH09148319A (ja) | 1997-06-06 |
Family
ID=17872312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29941895A Pending JPH09148319A (ja) | 1995-11-17 | 1995-11-17 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148319A (ja) |
-
1995
- 1995-11-17 JP JP29941895A patent/JPH09148319A/ja active Pending
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