KR19990057816A - 실리콩온인슐레이터기판을사용한완전공핍형트랜지스터형성방법 - Google Patents
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Abstract
본 발명은 SOI(Silicon on Insulator) 기판을 사용하는 완전공핍형(Fully Depleted) 트랜지스터를 갖는 SOI소자 제조 방법에 관한 것으로써, 지지기판, 매몰절연막 및 실리콘박막이 차례로 적층된 SOI 기판을 준비하는 제1단계; 상기 실리콘박막 상부에 게이트 형성 부위가 오픈된 희생막 패턴을 형성하는 제2단계; 상기 제2단계가 완료된 결과물에 이온주입 및 열처리를 실시하여 상기 실리콘 박막 내에 매립되면서 상기 매몰절연막과 접하는 절연막 패턴을 형성하는 제3단계; 상기 실리콘박막 상의 상기 희생막 패턴이 오픈된 부위에 게이트 절연막을 개재하는 게이트 전극을 형성하는 제4단계; 상기 희생막 패턴을 제거하는 제5단계; 및 상기 희생막 패턴을 제거하여 노출되는 상기 실리콘 박막에 불순물을 주입하여 소스 및 드레인접합영역을 형성하는 제6단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 매몰절연막을 갖는 이중 실리콘 기판(SOI : Silicon on Insulator 이하 SOI기판이라 함) 기판을 사용하여 접합저항이 감소된 완전공핍형(Fully Depleted) 모스트랜지스터 제조 방법에 관한 것이다.
잘 알려진 바와 같이 반도체 소자가 고집적화, 고속화, 저전력화 됨에 따른 많은 문제들을 해결하기 위한 노력들이 지속적으로 이루어지고 있는바 그중 SOI(Silicon on Insulator) 기판 상부에 트랜지스터를 형성하는 기술(이하 SOI 기술이라 함)이 상용화되고 있다. SOI 기술은 산화막 등의 매몰 절연막 상에 1㎛ 이하의 두께를 갖는 단결정 실리콘 박막 상부에 소자를 형성시키는 기술로써, 소자들이 절연막 상에 형성됨으로, CMOS의 경우 랫치업 문제를 개선하고, 기생 커패시턴스를 줄이고 소자의 고집적화를 유도할 수 있는 기술이다. 즉, SOI(Silicon on Insulator) 기술을 사용하여 형성된 트랜지스터는 접합용량(Junction capacitance)이 작아 전체 회로속도를 증가시키고 저전압 동작이 가능하게 하여 전력 소모를 줄일 수 있으며 매몰 절연막과 필드 산화막에 의해 완전 격리되는 구조는 래치엎(Latch-up)과 활성영역(Active region)간 펀치 쓰루(Punchthrough) 등에 완전히 무관하게 된다. 또한 웰형성을 위한 이온주입 공정을 생략할 수 있기 때문에 전체 공정 스텝을 감소시킬 수 있다.
또한 SOI 기술을 사용하여 완전공핍형의 트랜지스터를 형성하면, 게이트 전극 하부의 단결정 실리콘막(이하 몸체라 함)이 완전히 공핍 됨에 따라 킨크 효과(Kink Effect)가 없을 뿐만 아니라 이상적인 문턱전압 특성(Subthreshold Slope)을 나타내고, 이동도(Mobility )증가에 의한 전류구동능력 향상 및 단채널효과등 여러 측면에서 우수한 소자특성을 나타낸다.
그러나 이러한 몸체 영역이 완전히 공핍 되는 완전공핍형 트랜지스터는 소스 및 드레인 접합영역의 두께에 따라 문턱전압이 달라지게 된다. 그러므로 기판내의 소스 및 드레인 접합 영역의 두께의 변화는 소자의 문턱전압 불균일을 가져오는 심각한 문제점을 야기시키게 된다.
또한 완전공핍형 SOI 소자는 몸체 영역을 완전 공핍 시키기 위해 소스 및 드레인 접합영역의 두께를 아주 낮추게 되면 소스 및 드레인 접합영역의 저항이 매우 증가하게 되어 전체적인 회로의 속도가 느려지는 문제점을 발생시킨다.
이러한 문제점을 해결하기 위한 종래의 SOI소자형성 방법을 도1a 및 도1b를 참조하여 설명한다. 먼저, 도1a에 도시된 바와 같이, 실리콘 기판(11) 상부에 매몰절연막(12), 단결정 실리콘막(13)이 차례로 적층된 SOI기판상에 게이트 산화막(14), 게이트 전극용 폴리 실리콘막(15)을 적층 하여 패터닝한후, 폴리 실리콘막(15), 게이트 산화막(14)의 수직구조 측면에 산화막 스페이서(16)를 형성한다. 그리고, 오픈된 단결정 실리콘막(13)에 이온 주입하여 소스 및 드레인 접합영역을 형성한 후, 이를 에피택셜 성장시켜 두께를 증가시킨다.
또 다른 방법으로써, 도1b에 도시된 바와 같이, 게이트 영역을 산화시켜 산화막(18)을 형성한 후 산화막의 일부를 제거하고 게이트 산화막(14)과 게이트전극용 폴리 실리콘막(15)을 형성시킴으로써 소스 및 드레인 영역은 일정두께를 유지시키면서 완전공핍형 SOI소자를 제작하는 방법을 사용하고 있다.
그러나 전술한 바와 같은 개선된 방안들로 SOI소자를 형성하더라도, 소스 및 드레인 접합 영역의 두께가 증가하여 접합저항은 감소시킬 수 있으나, 공정중에 소스 및 드레인 접합영역의 두께가 변하므로 문턱전압 불균일은 해결하지 못하고 있다. 따라서 이러한 문제점을 극복할 수 있는 완전공핍형 SOI소자 형성 방법의 개발이 필요하게 되었다.
상기와 같은 제반 요구 사항에 의해 안출된 본 발명은, 완전공핍형의 트랜지스터를 SOI기술을 사용하여 형성할 때, 소스 및 드레인 접합영역의 두께의 변화로 인하여 문턱전압의 균일성 및 안정성이 저하되는 문제점을 해결할 수 있는 완전공핍형 모스트랜지스터의 형성 방법을 제공하고자 함을 그 목적으로 한다.
도1a 및 도1b는 종래의 완전공핍형 SOI 소자의 단면도.
도2a 내지 도2f는 본 발명의 일실시예에 따른 완전공핍형 SOI 소자의 형성 방법을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 명칭
21 : 실리콘 기판 22 : 매몰산화막
23 : 단결정 실리콘막 24 : 제2산화막
25 : 게이트 산화막
26 : 게이트 전극용 폴리 실리콘막
27, 29 : LDD 구조의 소스 및 드레인 접합영역
28 : 산화막 스페이서
상기 목적을 달성하기 위하여 본 발명의 완전공핍형 모스트랜지스터 형성 방법은, 지지기판, 매몰절연막 및 실리콘박막이 차례로 적층된 SOI 기판을 준비하는 제1단계; 상기 실리콘박막 상부에 게이트 형성 부위가 오픈된 희생막 패턴을 형성하는 제2단계; 상기 제2단계가 완료된 결과물에 이온주입 및 열처리를 실시하여 상기 실리콘 박막 내에 매립되면서 상기 매몰절연막과 접하는 절연막 패턴을 형성하는 제3단계; 상기 실리콘박막 상의 상기 희생막 패턴이 오픈된 부위에 게이트 절연막을 개재하는 게이트 전극을 형성하는 제4단계; 상기 희생막 패턴을 제거하는 제5단계; 및 상기 희생막 패턴을 제거하여 노출되는 상기 실리콘 박막에 불순물을 주입하여 소스 및 드레인접합영역을 형성하는 제6단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 완전공핍형 SOI 소자의 형성 방법을 나타내는 공정 단면도이다.
먼저, 도2a에 도시된 바와 같이, 100㎚ 내지 1000㎚의 두께의 매몰산화막(22)을 갖는 P형 SOI 기판(20) 상부에 이온주입방지막으로 질화막 또는 포토레지스트패턴(201)을 형성한다. 여기서 경우에 따라, 매몰 산화막은 질화막을 사용할 수도 있다.
다음으로, 도2b에 도시된 바와 같이, 기형성된 포토레지스트 패턴(201)을 마스크로 하여 산소를 SOI 기판(20)의 단결정 실리콘막(23)에 이온주입 하고 열처리하여 게이트 전극이 형성될 지역 아래쪽에 산화막(24)을 형성한다. 이러한 산화막(24)은 단결정 실리콘막(23)에 매몰되면서 매몰산화막(22)과 접하도록 형성한다. 이러한 산화막(24)의 형성으로 단결정 실리콘(23)의 몸체 부분이 추후 진행되는 공정에서 완전공핍형이 될 수 있을 정도로 얇게 형성된다.
다음으로, 도2c에 도시된 바와 같이, 포토레지스트 패턴(201)을 제거하지 않은 상태로 이를 산화방지막으로하여 오픈되는 단결정 실리콘막(23) 상부를 선택적으로 산화시켜 게이트 산화막(25)을 형성하고 게이트 전극용 폴리 실리콘막(26)을 형성한다.
다음으로, 도2d에 도시된 바와 같이, 게이트 전극용 폴리 실리콘막(26)을 에치백 공정이나 화학적 기계적 연마법을 이용하여 포토레지스트 패턴(201) 상부의 폴리 실리콘막(26)을 제거한다. 그리고, 도2e에 도시된 바와 같이, 포토레지스트 패턴(201)을 제거한다.
다음으로, 도2f에 도시된 바와 같이, 저농도로 도핑된 소스 및 드레인 접합영역(27)을 형성하기 위한 이온주입을 한후, 게이트 전극 패턴의 측면에 산화막 스페이서(28)를 형성하고, 고농도로 도핑된 소스 및 드레인 접합영역을 위한 이온주입공정을 실시하여 LDD 구조의 소스 및 드레인 접합영역(27,29)을 형성한다.
전술한 바와 같이 진행되는 본 발명은, 소스 및 드레인 접합영역(27,29)의 저항을 증가시키지 않으면서도 몸체 부분이 완전공핍층이 될 수 있을 만큼 얇게 만들 수 있고, 특히 간단한 이온주입 공정에 의해 산화막(24)을 형성하기 때문에 처음의 단결정 실리콘막(23)의 두께에 상관없이 게이트 아래 몸체 부분의 두께는 기판상 어디에서나 일정한 값을 갖게 되므로 문턱전압은 형성된 모든 소자에서 균일한 값을 갖게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, SOI 기판 상부에 완전공핍형의 모스트랜지스터를 형성할 때 두께가 정의된 단결정 실리콘 기판을 기준으로 게이트 전극이 형성될 부위의 매몰 절연막에만 부분적으로 이온 주입하여 두꺼운 매몰절연막을 형성함으로써, 소스 및 드레인 접합 영역의 저항이 증가되는 문제점이나 문턱전압이 변화되는 문제점을 충분히 극복할 수 있어 결과적으로 소자의 수율 및 신뢰성을 향상시킨다.
Claims (5)
- 지지기판, 매몰절연막 및 실리콘박막이 차례로 적층된 SOI 기판을 준비하는 제1단계;상기 실리콘박막 상부에 게이트 형성 부위가 오픈된 희생막 패턴을 형성하는 제2단계;상기 제2단계가 완료된 결과물에 이온주입 및 열처리를 실시하여 상기 실리콘 박막 내에 매립되면서 상기 매몰절연막과 접하는 절연막 패턴을 형성하는 제3단계;상기 실리콘박막 상의 상기 희생막 패턴이 오픈된 부위에 게이트 절연막을 개재하는 게이트 전극을 형성하는 제4단계;상기 희생막 패턴을 제거하는 제5단계; 및상기 희생막 패턴을 제거하여 노출되는 상기 실리콘 박막에 불순물을 주입하여 소스 및 드레인접합영역을 형성하는 제6단계를 포함하여 이루어지는 완전공핍형 모스트랜지스터 형성 방법.
- 제1항에 있어서,상기 매몰절연막 및 상기 절연막 패턴은 각각 산화막 또는 질화막인 완전공핍형 모스트랜지스터 형성 방법.
- 제2항에 있어서,상기 매몰 절연막 및 상기 절연막 패턴의 두께는 각각 100nm 내지 1000nm인 완전공핍형 모스트랜지스터 형성 방법.
- 제1항에 있어서,상기 희생막 패턴은 질화막 또는 포토레지스트인 완전공핍형 모스트랜지스터 형성 방법.
- 제1항에 있어서,상기 제4단계의 상기 게이트 절연막은 상기 실리콘 박막을 열산화하여 게이트 절연막을 형성하는 완전공핍형 모스트랜지스터 형성 방법.
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