KR100261523B1 - 실리콘온인슐레이터기판을사용한완전공핍형트랜지스터형성방법 - Google Patents
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Abstract
본 발명은 SOI(Silicon on Insulator) 기판을 사용하는 화전공핍형(fully Depleted) 트랜스터를 갖는 SOI소자 제조 방법에 관한 것으로써, 지지기판, 매몰절연막 및 실리콘박막이 차례로 적층된 SOI 기판을 준비하는 제1단계; 상기 실리콘박막 상부에 게이트 형성 부위가 오픈된 희생막 패턴을 형성하는 제2단계; 상기 제2단계가 완료된 결과물에 이온주입 및 열처리를 실시하여 상기 실리콘 박막 내에 매립되면서 상기 매몰절연막과 접하는 절연막 패턴을 형성하는 제3단계; 상기 실리콘박막 상의 상기 희생막 패턴이 오픈되니 부위에 게이트 절연막을 개제하는 게이트 전극을 형성하는 제4단계; 상기 희생막 패턴을 제거하는 제5단계; 및 상기 희생막 패턴을 제거하여 노출되는 상기 실리콘 박막에 불순물을 주입하여 소스 및 드레인 접합영역을 형성하는 제6단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 실리콘 온 인슐레이터 기판(SOI : Silicon on insulator, 이하 SOI 기판이라 함)을 사용한 완전 공핍형(fully depelted) 트랜지스터 형성 방법에 관한 것이다.
반도체 소자가 고집적화, 고속화, 저전력화 됨에 따라 발생하는 많은 문제들을 해결하기 위한 노력들이지속적으로 이루어지고 있는 바, 그 중 SOI 기판 상에 트랜지스터를 형성하는 기술이 사용화되고 있다.
SOI 기판은, 기판 상에 형성된 매몰절연막 및 매몰절연막 상에 형성된 단결 정 실리콘 박막으로 이루어진다. SOI 기판을 이루는 매몰절연막을주로 산화막으로 형성되며, 단결정 실리콘 박막은 1㎛ 이하의 두께를 갖는다.
SOI 기판을 이용한 소자 형성의 이점은, 소자들이 절연막 상에 형성되므로 CMOS이 경우는 래치업(latch-up) 문제를 개선할 수 있고, 기생 커패시턴스(parasitic capacitance)를 감소시킬 수 있으며, 소자의 고집적화에기여할 수 있다는 것이다. 즉, SOI 기판 상에 형성된 트랜지스터는 접합 용량(junction capacitance)이 작아서소자의 동작 속도가 증가되고, 저전압 동작을 가능하게 하여 전력 소모를 줄일 수 있으며, 매몰절연막과 필드산화막에 의해 소자간을 완전하게 격리시켜 래치업(Latch-up) 및 활성영역(active region)간 펀치 쓰루(punchthrough) 등을 방지할 수 있다. 또한, 웰(well)형성을 위한 이온주입 공정을 생략할 수 있기 때문에 공정 단계를 감소시킬 수 있다.
또한, SOI 기판을 사용하여 완전공핍형 트랜지스터를 형성할 경우에는, 게이트 전극 하부의 단결성 실리콘 박막(이하 몸체라 함)이 완전히 공핍 됨에 따라 킨크 효과(Kink Effect)가 발생되지 않을 뿐만 아니라, 이상적인 문턱전압 특성(subthreshold slope)을 나타내고, 이동도(mobility)증가에 의한 전류구동능력 향상 및 단체널효과 등 여러 측면에서 우수한 소자특성을 나타낸다.
그러나, 이와 같이 몸체 영역이 완전히 공핍 되는 완전공핍형 트랜지스터는, 매몰절연막 상의 단결정 실리콘막의 두께에 따라 문턱전압이 달라지낟. 즉, 단결정 실리콘막의 두께 변화에 따라 소자의 문턱전압이 불균일하게 되는 문제점이 있다. 또한, SOI 기판 상에 형성되는 완전공핍형 트랜지스터의 몸체 영역을 완전 공핍 시키기 위하여 단결정 실리콘 박막을 얇게 형성함에 따라, 소스 및 드레인 접합영역의 두께도 감소되고, 소스 및 드레인 접합영역의 저항이 증가하게되어 소자의 동작속도가 느려지는 문제점이 발생한다.
이하, 전술한 문제점을 해결하기 위한 종래의 SOI 기판을 이용한 완전공핍형 트랜지스터 형성 방법의 일례를 도1A를 참조하여 설명한다.
도1a에 도시된 바와 같이, 실리콘 기판(11) 상에 형성된 메몰절연막(12) 및 단결정 실리콘막(13)으로 이루어진 SOI 기판의 단결정 실리콘막(13) 상에, 게이트 산화막(14) 및 게이트 전극(15)을 형성하고, 게이트 전극(15) 및 게이트 산화막(14)의 측면에 산화막 스페이서(16)을 형성한다. 이어서, 노출된 단결정 실리콘막(13)에 이온을 주입하여 소스 및 드레인 접합영역(17)을 형성한 후, 소스 및 드레인 접합영역(17) 상에 에피택셜(epitaxial) 성장법으로 실리콘막을 성장시켜 소스 및 드레인 접합영역(17)의 두께를 증가시킨다.
이하, 전술한 문제점을 해결하기 위한 종래의 SOI 기판을 이용한 완전공핍형 트랜지스터 형성 방법의 다른 예를 도1b를 참조하여 설명한다.
도1b에 도시된 바와 같이, 실리콘 기판(11) 상에 형성된 매몰절연막(12) 및 단결정 실리콘막(13)으로 이루어진 SOI 기판의 단결정 실리콘막(13) 중 소스와 드레인 사이의 영역을 산화시켜 산화막(18)을 형성하고, 산화막(18)을 선택적으로 식각하여 게이트 전극이 형성될 영역의 단결정 실리콘막(13)을 노출시키고, 단결정 실리콘막(13) 상에 게이트 산화막(14) 및 게이트 전극(15)을 형성하여 소스 및 드레인 영역의 두께를 일정하게 유지 시킨다.
그러나, 전술한 바와 같은 개선된 방법에 따라 SOI 기판 상에 완전공핍형 트랜지스터를 형성할 경우, 소스 및 드레인 접합 영역의 두께가 증가하여 접합저항은 감소시킬 수 있으나, 매몰절연막 상에 단결정 실리콘막의 두께 불균일에의한 문턱전압 불균일을 해결하지 못하고 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, SOI 기판 상에 완전공핍형 트랜지스터를 형성하는 방법에 있어서, 매몰절연막 상부에 단결정 실리콘막 두께의 불균일로 인한 문턱전압의 균일성 및 안정성 저하 문제를 해결할수 있는, 실리콘 온 인슐레이터 기판을 사용한 완전공핍형 트랜지스터의 형성 방법을 제공하는데 그 목적이 있다.
도1a는 종래의 SOI 기판을 이용한 완전공핍형 트랜지스터 형성 방법의 일례를 보이는 단면도.
도1b는 종래의 SOI 기판을 이용한 완전공핍형 트랜지스터 형성 방법의다른 예를 보이는 단면도.
도2a 내지 도2f는 본 발명의 일실시예에 따른 SOI 기판을 사용한 완전공핍형 트랜지스터 형성 공정 단면도.
* 도면의 주요 부분에 대한 부호의 명칭
21 : 실리콘 기판 22 : 매몰산화막
23 : 단결정 실리콘막 24 : 산화막
25 : 게이트 산화막 26 : 폴리실리콘막
26A : 게이트 전극
27, 29 : 소스 및 드레인 접합 영역
28 : 산화막 스페이서
상기 목적을 달성하기 위하여 본 발명은 지지기판, 매몰절연막 및 실리콘 박막이 차례로 적층된 SOI 기판을 준비하는 제1단계; 상기 실리콘 박막 상에, 게이트 전극 영역의 상기 실리콘 박막 부분을 노출시키는 희생막 패턴을 형성하는 제2단계; 상기 제2단계에서 노출된 상기 실리콘 박막 내에 이온을 주입하고 열처리를 실시하여, 상기 실리콘 박막과 상기 매몰절연막 사이에 위치하며 상기 매몰절연막과 접하는 절연막 패턴을 형성하는 제3 단계; 상기 제2 단계에서 노출된 상기 실리콘 박막 상에 게이트 절연막 및 게이트 전극을 형성하는 제4단계; 상기 희생막 실리콘 박막 상에 게이트 절연막 및 게이트 전극을 형성하는 제4 단계; 상기 희생막 패턴을 제거하는 제5 단계; 및 상기 실리콘 박막 내에 불순물을 주입하여 소스 및 드레인 접합영역을 형성하는 제6 단계를 포함하는 완전공핍형 트랜지스터 형성 방법을 제공한다.
이하, 본 발명의 일실시예에 따른 완전공핍형 트랜지스터 형성 방법을 도2a 내지 도2f를 참조하여 설명한다.
먼저, 도2a에 도시된 바와 같이 P형 실리콘 기판(21) 상에 차례로 형성된 매몰산화막(22) 및 P형 단결정 실리콘막(23)으로 이루어지는 SOI 기판(20)의 단결정 실리콘막(23) 상에, 게이트 전극 영역을 노출시키는 포토레지스트 패턴(201)을 형성한다. 상기 매몰산화막(22)의 두께는 50nm 내지 5000nm이고, 매몰산화막(22)은 경우에 따라 질화막으로 형성할 수도 있으며, 상기 포토레지스트 패턴(201)을 대신하여 질화막 패턴을 형성할 수도 있다.
다음으로, 도2b에 도시된 바와 같이, 상기 포토레지스트 패턴(201) 형성 후 노출된 부분의 단결정 실리콘막(23) 내에 산소를 이온주입하고 열처리하여, 게이트 전극 영역 하부의 단결정 실리콘막(23) 내에 산화막(24)을 형성한다. 이때, 산화막(24)이 매몰산화막(22)과 접하도록 한다. 이러한 산화막(24)의 형성으로, 몸체 부분의 단결정 실리콘막(23)의 두께가 추후 진행되는 공정에서 완전공핍형이 될 수 있을 정도로 얇아진다.
다음으로, 도2c에 도시된 바와 같이, 포토레지스트 패턴(201)을 산화방지막으로하여, 노출된 단결정 실리콘막(23) 표면을 선택적으로 산화시켜 게이트 산화막(25)을 형성하고, 전체 구조 상에 게이트 전극용 폴리시리콘막(26)을 형성한다.
다음으로, 도2d에 도시된 바와 같이, 폴리실리콘막(26)을 에치백(etch back)공정이나 화학적 기계적 연마하여 포토레지스트 패턴(201)과 폴리실리콘막(26)이 같은 높이를 이루도록 함으로써, 포토레지스트 패턴(201) 사이에 게이트 전극(26A)을 형성한다.
그리고, 도2e에 도시된 바와 같이, 포토레지스트 패턴(201)을 제거한다.
다음으로, 도2f에 도시된 바와 같이, 저농도 소스 및 드레인 접합 영역(27)을 형성하기 위한 이온주입을 실시한 후, 게이트 전극(26A) 측면에 산화막 스페이서(28)를 형성하고, 고농도 소스 및 드레인 접합영역을 위한 이온주입공정을 실시하여 LDD 구조의 소스 및 드레인 접합영역(27,29)을 형성한다.
전술한 바와 같이 이루어지는 본 발명은, 소스 및 드레인 접합영역(27,29)의 단결정 실리콘막을 상대적으로 두껍게 하여 저항을 증가시키지 않으면서도, 몸체 부분의 단결정 실리콘막(23) 두께를 완전공핍층이 될 수 있을 만큼 얇게 할 수 있다. 또한, 이온주입 공정으로 산화막(24)을 형성하기 때문에, 산화막(24) 형성이전의 단결정 실리콘막(23) 두께에 상관없이 게이트 전극 아래 몸체 부분의 단결정 실리콘막(23) 두께는 일정하게 되므로, 소자의 문턱전압을 균일하게 할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, SOI 기판 상에 완전공핍형 트랜지스터를 형성하는 방법에 있어서, 게이트 전극 영역 하부의 단결정 실리콘막 내에 매몰절연막과 접하는 절연막을 형성함으로써, 게이트 전극 하부의 단결정 실리콘막 두께를 일정하게 하고 소스 및 드레인 접합영역의 단결정 실리콘막을 상대적으로 두껍게 하여, 소자의 문턱전압을 균일하게 할 수 있고 소스 및 드레인 접합 영역의 저항이 증가하는 것을 방지할 수 있다.
Claims (5)
- 지지기판, 매몰절연막 및 실리콘 박막이 차레로 적층된 SOI(silicon on insulator) 기판을 준비하는 제1 단계;상기 실리콘 박막 상에, 게이트 전극 영역의 상기 실리콘 박막 부분을 노출시키는 희생막 패턴을 형성하는 제2 단계;상기 제2 단계에서 노출된 상기 실리콘 박막 내에 이온을 주입하고 열처리를 실시하여, 상기 실리콘 박막과 상기 매몰절연막 사이에 위치하며 상기 메몰절연막과 접하는 절연막 패턴을 형성하는 제3 단계;상기 제2 단계에서 노출된 상기 실리콘 박막 상에 게이트 절연막 및 게이트 전극을 형성하는 제4 단계;상기 희생막 패턴을 제거하는 제5 단계; 및상기 실리콘 박막 내에 불순물을 주입하여 소스 및 드레인 접합영역을 형성하는 제6 단계;를 포함하는 완전공핍형 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 매몰절연막 및 상기 절연막 패턴을 각각 산화막 또는 질화막으로 형성하는 완전공핍형 트랜지스터 형성 방법.
- 제 2 항에 있어서,상기 매몰절연막을 50 nm 내지 5000 nm 두께로 형성하는 완전공핍형 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 희생막 패턴을 질화막 또는 포토레지스트로 형성하는 완전공핍형 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 제4 단계에서,상기 제2 단계에서 노출된 상기 실리콘 박막을 열산화하여 상기 게이트 절연막을 형성하는 완전공핍형 트래지스터 형성 방법.
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