KR20050002941A - 실리콘 에피택셜 성장에 의한 소이 구조 및 그 제조방법 - Google Patents

실리콘 에피택셜 성장에 의한 소이 구조 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 제조방법 중 소자형성에 관한 것으로 실리콘 웨이퍼에서의 SOI 구현방법에 관한 것이다.
본 발명의 실리콘 에피택셜 성장에 의한 SOI 제조는 단결정 실리콘, 상기 실리콘위에 절연체, 상기 절연체위에 이방성 에피택셜 성장 실리콘, 상기 성장 실리콘을 이용한 반도체 소자영역으로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 통한 실리콘 에피택셜 성장에 의한 SOI 구조는 고가인 SOI 웨이퍼를 대체하므로 비용절감 효과, 기판를 통한 누설전류가 차단되고, Vt(turn on voltage)의 감소, 기생 소자 형성(latch up)에서 자유롭고, 고속 동작과 낮은 전력소비 및 기판과 소자간의 완벽한 절연이 되므로 이온주입조건이 간단하다는 장점이 있다.

Description

실리콘 에피택셜 성장에 의한 소이 구조 및 그 제조방법{Structure and manufacturing method for SOI of Si epitaxial growth}
본 발명은 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI(silicon on insulator, 이하 SOI) 구조 및 그 제조방법 관한 것으로, 보다 자세하게는 단결정 실리콘, 상기 실리콘 위에 절연체, 상기 절연체 위에 이방성 에피택셜 성장 실리콘, 상기 성장 실리콘을 이용한 반도체 소자영역에 관한 것이다.
집적된 반도체 장치는 좁은 반도체 기판에 많은 수의 반도체 소자를 형성하고 연결하여야 하므로 소자간의 분리를 필요로 한다. 이를 위해서 로코스(Local Oxidation of Silicon ; LOCOS), 얇은 트렌치 소자 분리방법(Shallow Trench Isolaton ; STI) 등의 소자 분리 방법이 통상적으로 사용되고 있다. 그러나, 벌크(bulk) 기판에 소자 분리를 하는 것은 소자가 고집적화되고 사용전압이 상대적으로 큰 경우 등에서는 소자 사이의 절연에 한계를 가지게 된다. 즉, 불순물형이 다른 반도체층을 서로 접하도록 설치하는 접합 방식의 소자영역 분리 방법은 접합면의 내압의 한계로 인하여 고전압 소자를 채택하는 반도체 장치에는 적합하지 않다. 또한, 접합 방식의 소자영역 분리 방법에서는 감마선과 같은 방사선에 의해 접합의 공핍층에서 생성되는 전류때문에 높은 방사선 환경에서는 사용이 비효율적이다.
따라서, 고전압 소자를 채택하는 반도체 장치나 중앙처리장치(central processing unit ; CPU)와 같은 고성능 반도체 장치에서는 소자영역이 반도체층 하부에 매몰된 절연층에 의해 완전히 격리되는 SOI형 반도체 장치를 많이 사용하고 있다. 그러나, SOI형 반도체 장치를 형성하는 데 사용되는 SOI 기판은 제조가 어렵고 따라서 가격이 높아 저가형 반도체 장치에는 사용하기 어렵다. 이런 이유로 통상의 반도체 기판에 소자를 형성하되 SOI 기판의 효과를 낼 수 있는 유사 SOI 기판 제조방법이 개발되고 있다.
그러나, 상기와 같은 종래의 선택적인 성장 기법을 이용한 SOI 기판 제조방법은 시드부분을 확보해야 하기 때문에 반도체 소자와 관계없이 면적을 차지하는 부분이 생기므로 반도체 장치의 전체 칩 크기가 커지는 문제점이 있다.
상기와 같은 문제점을 극복하기 위해, 한국특허 2002-0036031는 별도의 시드 영역를 필요로 하지 않아 크기가 늘어나는 것을 방지하는 기술을 제공하고 있으나, 열산화에 의한 산화막 성장시에 성장층과 기판을 연결하는 연결통로를 산화시켜야 하는 문제점이 있다.
도1a 내지 도1f는 종래의 SOI 소자의 구현 방법을 도시한 것이다. 도1a는 SOI 웨이퍼의 구조를 나타내는 것으로 실리콘 기판(1) 상에 절연막(2)을 형성하고, 상기 절연막 상에 실리콘(3)이 형성된 구조를 보이고 있다.
도1b는 STI를 형성하기 위해 SOI 기판을 패턴하고 에치하여 트렌치(4)를 형성한 단면도를 보여주고 있고, 도1c은 상기 형성된 트렌치에 절연체(5)를 채우고, 화학기계적 연마(chemical mechanical polishing, 이하 CMP)를 이용하여 평탄화한 단면도이다.
도1d는 상기 평탄화한 SOI 기판에 소오스(source)(6), 드레인(drain)(7), 채널(channel)(8) 및 게이트(gate)(9)를 형성한 후의 단면을 나타내는 단면도이다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 단결정 실리콘, 상기 실리콘 위에 절연체, 상기 절연체 위에 이방성 에피택셜 성장 실리콘, 상기 성장 실리콘을 이용한 반도체 소자영역이 되도록 하는 구조 및제조방법을 제공함에 본 발명의 목적이 있다.
도1a 내지 도1d는 종래기술에 의한 소이 소자의 형성 단면도.
도2a 내지 도2f는 본 발명에 의한 소이 소자 형성 단면도.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 웨이퍼 11 : 절연막
12 : 에피택셜 트렌치 패턴 14 : 에피택셜 실리콘 성장
16 : STI
본 발명의 상기 목적은 단결정 실리콘, 상기 실리콘 위에 절연체, 상기 절연체 위에 이방성 에피택셜 성장 실리콘, 상기 성장 실리콘을 이용한 반도체 소자영역으로 이루어진 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 구조 및 그 제조방법에 의해 달성된다.
이하 도면을 참조하여 본 발명에 대하여 상세히 설명한다.
도2a는 실리콘 웨이퍼(10)상에서 실리콘 절연체(11) 역할을 하기 위하여 열화 산화(thermal oxide)로 절연 산화막을 형성하거나, 질화물, 또는 내열성 유기절연물을 형성한다.
도2b는 에피택셜 실리콘 성장(epitaxial Si growth)을 위한 트렌치 에치(trench etch)를 하기 위한 패턴(pattern)(12)공정을 도시하였으며, 이 후에 형성될 STI보다 작은 패턴을 형성한다.
도2c는 에피택셜 트렌치 에치(epitaxial trench etch)(13)의 공정을 도시하였다. 실리콘 기판에서 에피택셜 실리콘 성장하기 위하여 실리콘면까지 에치를 하여 절연막을 제거한다. 이 때, 식각종점 감지 시스템(end of point system ; EOP system)을 이용하여 에치를 진행한다.
도2d는 실제적인 에피택셜 실리콘 성장의 공정을 도시하였다. 실리콘 기판에서 고온공정에 의하여 실리콘 층(14)을 성장시킨다. STI 저면의 실리콘 기판면에서성장한 실리콘은 절연막(15)를 완전히 덮고 소정의 높이가 될 때까지 성장시킨다.
도2e는 STI의 패턴을 한 후, STI에 산화막을 충진시키는 공정을 완료하고, STI(16)의 CMP까지 공정이 진행된 시점의 단면을 도시하였다. 절연 트렌치는 소자간의 절연을 위하여 에피택셜 트렌치보다 약간 크게 형성을 하여야 한다. 이 트렌치면에 절연물을 증착시킨 후 CMP공정으로 에피택셜 실리콘면(17)까지 연마하여 평탄화한다.
도2f는 SOI 구조로 형성된 소자 형성을 나타내었다. 형성된 소자는 CMOS 트랜지스터, 바이폴라(BiPolar) 및 다이오드(diode)가 될 수 있다. 소오스(18), 드레인(19), 채널(20), 게이트(21) 및 게이트 측벽(side wall)(22)의 구조로 형성된 SOI 소자는 다음과 같은 장점을 갖게 된다. 소자의 형성자체가 실리콘 기판과 완전히 절연되게 함으로써 기판을 통한 누설전류가 형성 되지 않으므로 소자의 턴온(turn on)에 사용되는 전압이 낮아지게 되고, 또한 기생 소자 형성에 대하여 자유롭고 리키지 레벨(leakage level) 자체가 낮아지게 되므로 고속 작동 및 낮은 전력 소비등의 SOI의 장점들을 확보하게 된다.
따라서, 본 발명의 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 구조 및 그 제조방법은 실리콘 기판상에 절연체를 형성하고 트렌치를 형성하여 에피택셜 실리콘 성장을 하고 소자를 형성함으로써 고가인 SOI 웨이퍼를 대체하게 되므로 비용절감 효과, 기판을 통한 누설전류가 차단, 구동전압의 감소, 기생 소자 형성에서자유롭고, 고속 동작, 낮은 전력소비 및 기판과 소자간의 완벽한 절연이 되므로 이온주입조건이 간단한 효과가 있다.

Claims (9)

  1. 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 구조에 있어서,
    단결정 실리콘 웨이퍼층:
    상기 웨이퍼층 위에 형성된 절연체층;
    상기 절연체층 위에 트렌치를 통하여 형성된 에피택셜 실리콘층;
    상기 에피택셜 실리콘층 위에 형성된 소자영역층; 및
    상기 소자영역 및 절연체의 양측에 형성된 소자분리영역
    으로 이루어짐을 특징으로 하는 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 구조.
  2. 제1항에 있어서,
    상기 절연체층은 산화물, 질화물 및 내열성 유기절연물 중에 어느 하나로 이루어짐을 특징으로 하는 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 구조.
  3. 제1항에 있어서,
    상기 에피택셜 실리콘층은 결정성장의 출발점이 소자분리영역 저면인 것을 특징으로 하는 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 구조.
  4. 제1항에 있어서,
    상기 소자는 CMOS 트랜지스터, 바이폴라 및 다이오드 중에 어느 하나임을 특징으로 하는 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 구조.
  5. 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 제조방법에 있어서,
    실리콘 웨이퍼 상에 절연체를 형성하는 단계;
    상기 절연체를 패턴하고 에치하여 에피택셜 트렌치를 형성하는 단계;
    상기 에피택셜 트렌치를 형성한 후 에피택셜 실리콘 성장하는 단계;
    상기 실리콘을 패턴하여 STI를 형성하는 단계;
    상기 에피택셜 실리콘면까지 평탄화하는 단계; 및
    반도체 소자를 형성하는 단계
    로 이루어짐을 특징으로 하는 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 제조방법.
  6. 제5항에 있어서,
    상기 에피택셜 실리콘 성장은 상기 절연물 위로 성장시키는 것을 특징으로하는 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 제조방법.
  7. 제5항에 있어서,
    상기 평탄화 공정은 화학기계적 연마를 사용하는 것을 특징으로 하는 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 제조방법.
  8. 제7항에 있어서,
    상기 화학기계적 연마 공정은 종점 감지 시스템을 사용하는 것을 특징으로 하는 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 제조방법.
  9. 제5항에 있어서,
    상기 소자 분리 영역은 상기 애피택셜 트렌치보다는 크게 패턴하는 것을 특징으로 하는 트렌치를 통한 실리콘 에피택셜 성장에 의한 SOI 제조방법.
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* Cited by examiner, † Cited by third party
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KR20210072707A (ko) * 2019-12-09 2021-06-17 (주)더숨 부분 soi 기판 및 그 제조 방법

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