KR101192230B1 - 광도파로 형성 방법 - Google Patents

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Abstract

광도파로 형성 방법을 제공한다. 이 방법은 반도체 기판에 활성부를 정의하는 트렌치를 형성하고, 활성부를 부분적으로 산화시키는 것을 포함한다. 활성부의 산화되지 않은 부분은 코어에 포함되고, 활성부의 산화된 부분은 클래딩(cladding)에 포함된다.

Description

광도파로 형성 방법{METHODS OF OPTICAL WAVEGUIDE}
본 발명은 반도체 집적회로의 형성 방법에 관한 것으로, 특히, 광신호를 전달하기 위한 광도파로의 형성 방법에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-004-03, 과제명: 실리콘 기반 초고속 광인터커넥션 IC].
최근에, 반도체 산업이 고도로 발전함에 따라, 반도체 집적회로의 경량화, 고집적화 및/또는 고속화에 대한 요구가 점점 심화되고 있다. 하지만, 다양한 요인들로 인하여, 반도체 집적회로에 대한 요구사항들을 충족시키는 것이 점점 어려워지고 있다. 예컨대, 발열 및/또는 전선에 의한 통신 속도 한계등에 의하여, 반도체 집적회로의 내부 소자들 또는 반도체 집적회로들간의 신호 전달 속도가 한계에 다다르고 있다.
이러한 문제점을 해결하기 위한 일 방안으로 광통신(optical communication) 및/또는 광접속(optical interconnection)에 대한 연구가 활발히 진행되고 있다. 즉, 반도체 집적회로들 사이, 반도체 집적회로 및 다른 전자 매체 사이 및/또는 반 도체 집적회로 내 내부 소자들 사이의 신호들을 광신호로 대체하는 기술에 대한 많은 연구들이 진행되고 있다.
이러한 광통신 및/또는 광접속 분야에서, 광신호들은 광도파로를 통하여 전달될 수 있다. 광신호를 전달하는 광도파로는 광신호의 손실을 감소시키는 것이 요구될 수 있다. 현재, 반도체 집적회로에 적합하고 광신호의 손실을 감소시킬 수 있는 광도파로에 대한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 우수한 특성을 갖는 광도파로 형성방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 광도파로 형성 방법을 제공한다. 이 방법은 반도체 기판에 트렌치를 형성하여, 활성부를 정의하는 것; 및 상기 활성부를 부분적으로 산화시키는 것을 포함한다. 상기 활성부의 산화되지 않은 부분은 광신호가 통과하는 코어(core)에 포함되고, 상기 활성부의 산화된 부분은 클래딩(cladding)에 포함된다.
일 실시예에 따르면, 상기 활성부를 부분적으로 산화시키는 것은, 상기 활성부의 윗측면 및 상부면 상에 캐핑 반도체 패턴을 형성하되, 상기 활성부의 아랫측면을 노출시키는 것; 및 산화 공정을 수행하여, 상기 활성부의 아랫부분 및 상기 캐핑 반도체 패턴을 산화시켜 상기 클래딩을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 산화 공정시에, 상기 캐핑 반도체 패턴은 완전히 산화될 수 있다.
일 실시예에 따르면, 상기 캐핑 반도체 패턴을 형성하는 것은, 상기 트렌치를 채우는 희생막 패턴을 형성하는 것; 상기 희생막 패턴을 리세스시켜 상기 활성부의 윗측면을 노출시키는 것; 상기 기판 상에 캐핑 반도체막을 콘포말하게 형성하는 것; 상기 리세스된 희생막 패턴 상의 캐핑 반도체막을 제거하여, 상기 캐핑 반도체 패턴을 형성하고 상기 리세스된 희생막 패턴을 노출시키는 것; 및 상기 리세스된 희생막 패턴을 제거하여 상기 활성부의 아랫측면을 노출시키는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 캐핑 반도체막을 형성하기 전에, 상기 활성부의 상부면 및 노출된 윗측면 상에 버퍼막을 형성하는 것을 더 포함할 수 있다. 상기 버퍼막은 상기 클래딩과 동일한 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 캐핑 반도체 패턴은 상기 활성부의 상기 윗측면 및 상기 상부면과 접촉할 수 있다. 이 경우에, 상기 활성부의 윗측면 및 상부면을 포함하는 표면부가 산화될 수 있다.
일 실시예에 따르면, 상기 클래딩은 상기 광도파로의 상부면, 하부면 및 측면을 둘러싸는 형태일 수 있다.
일 실시예에 따르면, 상기 클래딩은 상기 트렌치를 채울 수 있다.
일 실시예에 따르면, 상기 캐핑 반도체 패턴은 상기 반도체 기판을 이루는 반도체 원소와 동일한 반도체 원소를 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 실리콘 기판이고, 상기 클래딩은 실리콘 산화막으로 형성될 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따르면, 반도체 기판에 트렌치를 형성하여 활성부를 정의하고, 활성부를 부분적으로 산화시킨다. 이에 따라, 코어(core) 및 클래딩(cladding)을 형성한다. 상기 코어는 활성부의 산화되지 않은 부분이고, 상기 클래딩은 산화된 부분이다. 그 결과, 상기 코어 및 클래딩간 경계면은 매우 우수한 특성을 가져, 광손실이 최소화된 광도파로를 구현할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 8은 본 발명의 실시예에 따른 광도파로 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 개구부(104)를 갖는 마스크 패턴(102)을 형성한다. 상기 개구부(104)는 상기 반도체 기판(100)의 일부분을 노출시킨다. 상기 반도체 기판(100)은 반도체 물질로 형성된 벌크(bulk) 기판인 것이 바람직하다. 상기 반도체 기판(100)은 벌크 실리콘 기판일 수 있다. 상기 반도체 기판(100)은 단결정 상태일 수 있다. 상기 마스크 패턴(102)은 상기 반도체 기판(100)에 대하여 식각선택비를 갖는 물질로 형성된다. 상기 마스크 패턴(102)은 감광막으로 형성될 수 있다. 이와는 달리, 상기 마스크 패턴(102)은 질화물을 포함하는 하드마스크 물질로 형성될 수도 있다.
도 2를 참조하면, 상기 마스크 패턴(102)을 식각마스크로 사용하여 상기 개구부(104)에 노출된 반도체 기판(100)을 식각하여 트렌치(106, trench)를 형성한다. 상기 개구부(104)에 노출된 반도체 기판(100)은 이방성 식각 공정으로 식각될 수 있다. 예컨대, 상기 노출된 반도체 기판(110)은 반응성 이온 식각 공정(Reactive Ion Etching process; RIE process) 및/또는 유도 결합 플라즈마 식각 공정(Inductively Coupled Plasma etching process; ICP etching process)등으로 식각될 수 있다. 상기 트렌치(106)는 활성부(110)를 정의한다. 상기 활성부(110)은 상기 트렌치(106)에 의해 정의된 상기 반도체 기판(100)의 일부분에 해당한다. 따라서, 상기 활성부(110)는 단결정 상태의 실리콘으로 이루어질 수 있다.
도 3을 참조하면, 상기 활성부(110)를 갖는 반도체 기판(100)으로부터 상기 마스크 패턴(102)을 제거한다. 이어서, 상기 트렌치(106)를 채우는 희생막 패턴(115)을 형성한다. 상기 희생막 패턴(115)은 상기 반도체 기판(100)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 상기 희생막 패턴(115)은 산화물(ex, TEOS 산화물등), 산화질화물 및 질화물등에서 선택된 적어도 하나를 포함할 수 있다. 상기 희생막 패턴(115)을 형성하는 방법을 설명하면, 상기 트렌치(106)를 채우는 희생막을 반도체 기판(100) 전면 상에 형성하고, 상기 트렌치(106) 외부의 희생막을 제거하여 상기 희생막 패턴(115)이 형성될 수 있다. 상기 트렌치(106) 외부의 희생막은 평탄화 공정에 의하여 제거될 수 있다. 예컨대, 상기 트렌치(106) 외부의 희생막은 전면 이방성 식각 또는 화학적기계적 연마공정에 의하여 제거될 수 있다.
도 4를 참조하면, 상기 희생막 패턴(115)을 리세스하여 상기 활성부(110)의 윗측면을 노출시킨다. 이때, 상기 활성부(110)의 아랫측면은 상기 리세스된 희생막 패턴(115a)에 의하여 덮혀 있다. 상기 희생막 패턴(115)은 습식 식각법 또는 건식식각법등에 의하여 리세스될 수 있다. 상기 희생막 패턴(115)을 리세스함으로써, 상기 활성부(110)의 윗측면 및 상부면이 노출될 수 있다.
도 5를 참조하면, 상기 리세스된 희생막 패턴(115a) 상에 캐핑 반도체막(120)을 형성할 수 있다. 상기 캐핑 반도체막(120)은 상기 반도체 기판(100) 상에 콘포말하게 형성될 수 있다. 이에 따라, 상기 캐핑 반도체막(120)은 상기 활성부(110)의 윗측면 및 상부면과, 상기 리세스된 희생막 패턴(115a)의 상부면을 따라 실질적으로 균일한 두께로 형성될 수 있다. 상기 캐핑 반도체막(120)을 형성한 후에, 상기 캐핑 반도체막(120) 위의 상기 트렌치(106)의 일부는 비어 있을 수 있다. 도시된 바와 같이, 상기 캐핑 반도체막(120)은 상기 활성부(110)의 상부면 및 윗측면과 접촉될 수 있다.
상기 캐핑 반도체막(120)은 상기 반도체 기판(100)을 이루는 반도체 원소와 동일한 반도체 원소를 포함하는 것이 바람직하다. 예컨대, 상기 반도체 기판(100)이 실리콘 기판이고, 상기 캐핑 반도체막(120)은 실리콘막으로 형성될 수 있다. 상기 캐핑 반도체막(120)은 다결정 상태일 수 있다. 이와는 다르게, 상기 캐핑 반도체막(120)은 비정질 상태일 수도 있다. 상기 캐핑 반도체막(120)의 두께는 후속에 형성되는 클래딩을 위하여 적절하게 형성될 수 있다. 이에 대한 구체적인 설명은 하술한다.
도 6을 참조하면, 상기 리세스된 희생막 패턴(115a)의 상부면 상에 위치한 상기 캐핑 반도체막(120)을 제거하여 상기 리세스된 희생막 패턴(115a)을 노출시킨다. 이때, 상기 활성부(110) 상에 캐핑 반도체 패턴(120a)이 형성된다. 상기 캐핑 반도체 패턴(120a)은 상기 활성부(110)의 윗측면 및 상부면 상에 배치된다. 상기 트렌치(106)를 경계로 하여 상기 활성부(110) 주변에 위치한 반도체 기판(100) 상에 상기 캐핑 반도체막(120)의 잔여막(120')이 배치될 수 있다.
상기 리세스된 희생막 패턴(115a) 상의 상기 캐핑 반도체막(120)을 선택적으로 제거하는 것은 포토리소그라피 공정 및 식각 공정을 포함하는 패터닝 공정에 의하여 수행될 수 있다.
도 7을 참조하면, 상기 리세스된 희생막 패턴(115a)을 제거하여, 상기 활성부(110)의 아랫측면을 노출시킨다. 이때, 상기 캐핑 반도체 패턴(120a)은 잔존된다. 상기 리세스된 희생막 패턴(115a)은 등방성 식각으로 제거될 수 있다. 예컨대, 상기 리세스된 희생막 패턴(115a)은 습식 식각 및/또는 등방성 건식식각등으로 제거될 수 있다. 상기 리세스된 희생막 패턴(115a)이 제거됨으로써, 상기 활성부(110)의 윗측면 및 상부면은 상기 캐핑 반도체 패턴(120a)에 의하여 덮혀 있고, 상기 활성부(110)의 아랫측면은 노출된다.
도 8을 참조하면, 이어서, 상기 반도체 기판(100)에 산화 공정을 수행한다. 상기 산화 공정은 열 및/또는 플라즈마를 에너지원으로 사용할 수 있다. 예컨대, 상기 산화 공정은 열산화공정, 플라즈마 산화 공정 및 열/플라즈마 산화공정 중에서 어느 하나로 수행할 수 있다. 상기 산화 공정에 의하여 상기 활성부(110)은 부분적으로 산화된다. 구체적으로, 상기 활성부(110)의 노출된 아랫측면을 통하여 상기 활성부의 아랫부분(110b)이 산화된다. 상기 활성부의 산화된 아랫부분(110b) 상에 위치한 상기 활성부의 일부분(110a)은 산화되지 않는다. 상기 활성부의 산화되지 않은 부분(110a)은 광신호가 지나가는 코어(110a, core)에 해당한다. 상기 코어(110a)는 상기 활성부(110)의 윗부분의 적어도 일부를 포함한다. 상기 활성부의 산화된 아랫부분(110b)은 클래딩(130, cladding)에 포함된다. 상기 활성부의 산화된 아랫부분(110b)을 하부 클래딩(110b)이라 정의한다.
상기 산화 공정에 의하여, 상기 코어(110a)의 측면 및 상부면을 둘러싸는 산화막(121)이 형성된다. 상기 산화막(121)은 상부 클래딩(121)이라 정의한다. 상기 상부 클래딩(121)은 상기 클래딩(130)에 포함된다. 다시 말해서, 상기 클래딩(130)은 상기 하부 클래딩(110b) 및 상부 클래딩(121)을 포함한다. 상기 산화 공정시, 상기 캐핑 반도체 패턴(120a)이 산화된다. 이때, 상기 캐핑 반도체 패턴(120a)은 완전히 산화되는 것이 바람직하다. 상기 상부 클래딩(121)은 상기 캐핑 반도체 패턴(120a)이 산화되어 형성된 산화물을 포함한다.
상기 상부 클래딩(121)은 상기 코어(110a)의 상부면 및 측면을 둘러싸고, 상기 하부 클래딩(110b)은 상기 코어(110a)의 하부면을 둘러싼다. 이에 따라, 상기 클래딩(130)은 상기 코어(110a)의 상부면, 측면 및 하부면을 둘러싼다. 상기 클래딩(130)은 상기 코어(110a)를 둘러싸서 광의 전반사를 가능하게 할 수 있다. 상기 코어(110a) 및 클래딩(130)은 광도파로를 구성한다.
상기 활성부(120)의 윗측면 상에 위치한 상기 캐핑 반도체 패턴(120a)의 두께(즉, 상기 캐핑 반도체막(120)의 두께)는 상기 활성부(110)의 폭의 1/2과 같거나 작을 수 있다. 이에 따라, 상기 캐핑 반도체 패턴(120a)은 완전히 산화될 수 있다. 당연히, 상기 캐핑 반도체 패턴(120a)의 두께는 0 보다 크다. 상기 캐핑 반도체 패턴(120a)의 상기 두께가 상기 활성부(110)의 폭의 1/2 보다 작은 경우에, 상기 캐핑 반도체 패턴(120a) 아래의 상기 활성부(110)의 표면부도 상기 산화 공정에 의하여 산화될 수 있다. 이에 따라, 상기 상부 클래딩(121)은 상기 캐핑 반도체 패턴(120a)이 산화되어 형성된 산화물 및 상기 활성부(110)의 표면부가 산화되어 형성된 산화물을 포함할 수 있다. 상기 활성부(110)의 표면부는 상기 캐핑 반도체 패턴(120a)이 덮는 상기 활성부(110)의 윗측면 및 상부면을 포함한다. 상기 캐핑 반도체 패턴(120a)의 상기 두께에 의하여 상기 코어(110a)의 폭이 결정될 수 있다. 예컨대, 상기 캐핑 반도체 패턴(120a)의 상기 두께가 상기 활성부(110)의 폭의 1/2과 실질적으로 같은 경우에, 상기 코어(110a)의 폭은 실질적으로 상기 활성부(110)의 폭과 같을 수 있다. 이와는 달리, 상기 캐핑 반도체 패턴(120a)의 상기 두께가 상기 활성부(110)의 폭의 1/2 보다 작은 경우에, 상기 코어(110a)의 폭은 상기 활성부(110)의 폭으로부터 상기 산화되는 표면부의 두께의 2배를 뺀 값일 수 있다.
상기 클래딩(130)은 상기 트렌치(106)를 채우도록 형성될 수 있다. 상기 산화 공정시에, 상기 캐핑 반도체막의 잔여층(120')도 산화될 수 있다.
상술한 광도파로의 형성 방법에 따르면, 벌크 반도체 기판(110)에 트렌치(106)를 형성하여 상기 활성부(110)를 정의하고, 상기 활성부(110)를 부분적으로 산화하여 상기 코어(110a) 및 상기 하부 클래딩(110b)을 형성한다. 이에 따라, 상기 코어(110a) 및 하부 클래딩(110b)간의 경계면은 매우 매끄럽게 형성될 수 있다. 이에 따라, 광신호가 상기 코어(110a) 및 하부 클래딩(110b)간 경계면에서 난반사되는 현상을 최소화하여 우수한 특성의 광도파로를 구현할 수 있다. 또한, 상기 상부 클래딩(121)도 산화 공정에 의해서 형성됨으로써, 상기 상부 클래딩(121) 및 상기 코어(120a)간 경계면도 매우 매끄러울 수 있다. 이에 따라, 상기 광신호의 난반사를 최소화할 수 있다.
만약, SOI 기판을 이용하여 광도파로를 형성하면, 여러 문제점들이 발생될 수 있다. SOI 기판은 매몰 산화막과 매몰 산화막 상에 위치한 실리콘층간 경계면이 불안정할 수 있다. 예컨대, 실리콘층을 갖는 기판과 매몰 산화막을 갖는 기판을 본 딩하여 SOI 기판을 형성하는 경우에, 매몰 산화막과 실리콘층 간에는 국소적으로 보이드(void)등이 발생될 수 있다. 이에 따라, SOI 기판의 실리콘층을 코어로 형성하는 경우에, 코어와 클래딩(매몰 산화막)간의 경계면이 불량이 발생될 수 있다. 또한, SOI 기판을 SIMOX(Seperation by IMplanted OXygen)법으로 형성하는 경우에, 실리콘층과 매몰 산화막간의 경계는 더욱 불량할 수 있다. 하지만, 본 발명의 실시예에 따르면, 벌크 반도체 기판(100)을 이용하여 광도파로를 형성함으로써, 생산성이 향상되고, 또한, 산화 공정으로 클래딩(130)을 형성하여 코어(110a) 및 클래딩(130)간의 경계면이 매우 우수한 상태로 형성될 수 있다.
다음으로, 본 발명의 일 변형예를 도 9 및 도 10을 참조하여 설명한다. 본 변형예에 따른 형성 방법은 도 1 내지 도 8을 참조하여 설명한 방법과 유사하다. 따라서, 동일한 구성들은 동일한 참조부호를 사용하였으며, 본 변형예의 특징적인 부분을 중심으로 설명한다. 본 변형예는 도 1 내지 도 4를 참조하여 설명한 방법을 포함할 수 있다.
도 9 및 도 10은 본 발명의 실시예에 따른 광도파로 형성 방법의 일 변형예를 설명하기 위한 단면도들이다.
도 4 및 도 9를 참조하면, 리세스된 희생막 패턴(115a)을 갖는 반도체 기판(100) 상에 버퍼막(117)을 형성한다. 상기 버퍼막(117)은 활성부(110)의 윗측면 및 상부면 상에 형성된다. 상기 버퍼막(117)은 산화 공정(ex, 열산화 공정, 플라즈마 산화공정 또는 열/플라즈마 산화공정등)에 의하여 형성될 수 있다. 이에 따라, 상기 버퍼막(117)은 상기 활성부(110)의 노출된 윗측면 및 상부면 상에 한정으 로 형성될 수 있다. 상기 활성부(110) 주변의 노출된 반도체 기판(100) 상에도 상기 버퍼막(117)이 형성될 수 있다.
도 10을 참조하면, 상기 리세스된 희생막 패턴(115a) 상의 캐핑 반도체막(120)을 제거하여 상기 리세스된 희생막 패턴(115a)을 노출시키고, 캐핑 반도체 패턴(120a)을 형성한다. 상기 캐핑 반도체 패턴(120a) 및 상기 활성부(110) 상이에 상기 버퍼막(117)이 개재되어 있다.
이어서, 상기 리세스된 희생막 패턴(115a)을 제거한다. 이어서, 도 8을 참조하여 설명한 산화 공정을 수행하여 도 8의 코어(100a) 및 클래딩(130)을 형성한다. 본 실시예에 따른 클래딩(130)은 상기 캐핑 반도체 패턴(120a)이 산화되어 형성된 산화물 및 상기 버퍼막(110)을 포함한다. 상기 버퍼막(117)은 하부 클래딩(110b)과 동일한 물질로 형성된다.
본 변형예에 따르면, 상기 클래딩(130)을 형성하기 위한 산화 공정시에, 상기 버퍼막(117)에 의하여 상기 활성부(110)의 윗부분이 산화되는 것을 억제할 수 있다. 다시 말해서, 상기 버퍼막(117)이 산화 정지층의 기능을 수행할 수 있다. 이에 따라, 상기 캐핑 반도체 패턴(120a)를 완전히 산화시키는 것이 용이할 수 있다. 또한, 상기 코어(110a)를 재현성 있게 구현할 수 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 광도파로 형성 방법을 설명하기 위한 단면도들.
도 9 및 도 10은 본 발명의 실시예에 따른 광도파로 형성 방법의 일 변형예를 설명하기 위한 단면도들.

Claims (11)

  1. 반도체 기판에 트렌치를 형성하여, 활성부를 정의하는 것;
    상기 활성부의 윗측면 및 상부면 상에 캐핑 반도체 패턴을 형성하는 것; 및
    상기 활성부를 부분적으로 산화시키는 것을 포함하되, 상기 활성부의 산화되지 않은 부분은 광신호가 통과하는 코어(core)이고, 상기 활성부의 산화된 부분은 클래딩(cladding)에 포함되는 광도파로 형성 방법.
  2. 청구항 1항에 있어서,
    상기 캐핑 반도체 패턴을 형성하는 것은 상기 활성부의 아랫측면을 노출시키는 것을 포함하고,
    상기 활성부를 부분적으로 산화시키는 것은, 산화 공정을 수행하여 상기 활성부의 아랫부분 및 상기 캐핑 반도체 패턴을 산화시켜 상기 클래딩을 형성하는 것을 포함하는 광도파로 형성 방법.
  3. 청구항 2항에 있어서,
    상기 산화 공정시에, 상기 캐핑 반도체 패턴은 완전히 산화되는 광도파로 형성 방법.
  4. 청구항 2항에 있어서,
    상기 캐핑 반도체 패턴을 형성하는 것은,
    상기 트렌치를 채우는 희생막 패턴을 형성하는 것;
    상기 희생막 패턴을 리세스시켜 상기 활성부의 윗측면을 노출시키는 것;
    상기 기판 상에 캐핑 반도체막을 콘포말하게(conformally) 형성하는 것;
    상기 리세스된 희생막 패턴 상의 캐핑 반도체막을 제거하여, 상기 캐핑 반도체 패턴을 형성하고 상기 리세스된 희생막 패턴을 노출시키는 것; 및
    상기 리세스된 희생막 패턴을 제거하여 상기 활성부의 아랫측면을 노출시키는 것을 포함하는 광도파로 형성 방법.
  5. 청구항 4항에 있어서,
    상기 캐핑 반도체막을 형성하기 전에,
    상기 활성부의 상부면 및 노출된 윗측면 상에 버퍼막을 형성하는 것을 더 포함하는 광도파로 형성 방법.
  6. 청구항 5항에 있어서,
    상기 버퍼막은 상기 클래딩과 동일한 물질로 형성되는 광도파로 형성 방법.
  7. 청구항 4항에 있어서,
    상기 캐핑 반도체 패턴은 상기 활성부의 상기 윗측면 및 상기 상부면과 접촉하고,
    상기 활성부의 윗측면 및 상부면을 포함하는 표면부가 산화되는 광도파로 형 성 방법.
  8. 청구항 2항에 있어서,
    상기 클래딩은 상기 광도파로의 상부면, 하부면 및 측면을 둘러싸는 광도파로 형성 방법.
  9. 청구항 2항에 있어서,
    상기 클래딩은 상기 트렌치를 채우는 광도파로 형성 방법.
  10. 청구항 2항에 있어서,
    상기 캐핑 반도체 패턴은 상기 반도체 기판을 이루는 반도체 원소와 동일한 반도체 원소를 포함하는 광도파로 형성 방법.
  11. 청구항 1항에 있어서,
    상기 반도체 기판은 실리콘 기판이고, 상기 클래딩은 실리콘 산화막으로 형성되는 광도파로 형성 방법.
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