JP2013055211A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置10の製造方法では、対向する第1の面11aと第2の11b面を有する半導体基板11の第1の面11aに、ダイシングライン14、15に沿って円柱状のトレンチ22を形成する。半導体基板11を熱処理し、円柱状のトレンチ22の回りの半導体基板材のマイグレーションにより、半導体基板11の内部に中空部16を形成する。中空部16が形成された半導体基板11の第1の面11aであって、ダイシングライン14、15で囲まれた矩形状領域に半導体素子12を形成する。半導体素子12が形成された半導体基板11を、第2の面11b側から所定の厚さになるまで除去する。中空部16を起点として、ダイシングライン14、15に沿って半導体素子12が形成された半導体基板11をチップ25に分割する。
【選択図】 図6
Description
(付記1) 前記半導体基板はシリコン基板であり、前記熱処理を水素雰囲気中、温度1000℃乃至1100℃でおこなう請求項1に記載の半導体装置の製造方法。
11 半導体基板
12 半導体素子
13 ノッチ
14、15 ダイシングライン
16、51 中空部
17 保護膜
17a トレンチ
21、61 マスク材
21a、23a、61a 開口
22、62 トレンチ
23 レジスト膜
24 保護シート
25 チップ
16a〜16e、51a〜51e 空洞
Claims (5)
- 対向する第1の面と第2の面を有する半導体基板の前記第1の面に、ダイシングラインに沿って円柱状のトレンチを形成する工程と、
前記半導体基板を熱処理し、前記円柱状のトレンチの回りの前記半導体基板材のマイグレーションにより、前記半導体基板の内部に中空部を形成する工程と、
前記中空部が形成された前記半導体基板の前記第1の面であって、前記ダイシングラインで囲まれた矩形状領域に半導体素子を形成する工程と、
前記半導体素子が形成された前記半導体基板を、前記第2の面側から所定の厚さになるまで除去する工程と、
前記中空部を起点として、前記ダイシングラインに沿って前記半導体素子が形成された前記半導体基板をチップに分割する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記半導体基板の前記第1の面に前記半導体素子を覆うように保護膜を形成し、前記ダイシングラインに沿って前記保護膜にスリットを形成し、前記スリットを起点として、前記ダイシングラインに沿って前記半導体基板をチップに分離することを特徴とする請求項1に記載の半導体装置の製造方法。
- 対向する第1および第2の面と前記第1および第2の面と略直交する側面を有し、前記側面に前記第1の面から前記第2の面側に向かって周期的に配列された複数の溝が設けられた半導体基板と、
前記半導体基板の前記第1の面であって、前記溝とオーバラップしない領域に設けられた半導体素子と、
前記半導体基板の前記第1の面に前記半導体素子を覆うように設けられた保護膜と、
を具備することを特徴とする半導体装置。 - 前記溝は、平板状の凹部が前記半導体基板と平行な方向に延在したものであることを特徴とする請求項3に記載の半導体装置。
- 前記溝は、半球状の凹部が前記半導体基板と平行な方向に周期的に配列されたものであることを特徴とする請求項3に記載の半導体装置。
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---|---|---|---|---|
WO2017149743A1 (ja) * | 2016-03-04 | 2017-09-08 | 新電元工業株式会社 | ワイドギャップ型半導体装置 |
WO2023058510A1 (ja) * | 2021-10-08 | 2023-04-13 | 三星ダイヤモンド工業株式会社 | 半導体装置 |
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---|---|---|---|---|
US20180015569A1 (en) * | 2016-07-18 | 2018-01-18 | Nanya Technology Corporation | Chip and method of manufacturing chips |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001144276A (ja) * | 1999-08-31 | 2001-05-25 | Toshiba Corp | 半導体基板およびその製造方法 |
JP2002299372A (ja) * | 2001-03-29 | 2002-10-11 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法および半導体装置の実装方法 |
JP2006245043A (ja) * | 2005-02-28 | 2006-09-14 | Toyoda Gosei Co Ltd | Iii族窒化物系化合物半導体素子の製造方法及び発光素子 |
JP2011108919A (ja) * | 2009-11-19 | 2011-06-02 | Fuji Electric Systems Co Ltd | Son半導体基板の製造方法 |
Family Cites Families (8)
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---|---|---|---|---|
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JP5215605B2 (ja) * | 2007-07-17 | 2013-06-19 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
US7777295B2 (en) * | 2007-12-11 | 2010-08-17 | Hvvi Semiconductors, Inc. | Semiconductor structure and method of manufacture |
US7811896B2 (en) * | 2007-12-11 | 2010-10-12 | Hvvi Semiconductors, Inc. | Semiconductor structure and method of manufacture |
US7871895B2 (en) * | 2008-02-19 | 2011-01-18 | International Business Machines Corporation | Method and structure for relieving transistor performance degradation due to shallow trench isolation induced stress |
US8730579B2 (en) * | 2008-07-29 | 2014-05-20 | Dae-Hwan Lee | Optical sheet having enhanced optical characteristics |
US8525167B2 (en) * | 2009-10-26 | 2013-09-03 | Headway Technologies, Inc. | Laminated chips package, semiconductor substrate and method of manufacturing the laminated chips package |
JP2011233636A (ja) * | 2010-04-26 | 2011-11-17 | Sumitomo Electric Ind Ltd | 炭化珪素基板およびその製造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001144276A (ja) * | 1999-08-31 | 2001-05-25 | Toshiba Corp | 半導体基板およびその製造方法 |
JP2002299372A (ja) * | 2001-03-29 | 2002-10-11 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法および半導体装置の実装方法 |
JP2006245043A (ja) * | 2005-02-28 | 2006-09-14 | Toyoda Gosei Co Ltd | Iii族窒化物系化合物半導体素子の製造方法及び発光素子 |
JP2011108919A (ja) * | 2009-11-19 | 2011-06-02 | Fuji Electric Systems Co Ltd | Son半導体基板の製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017149743A1 (ja) * | 2016-03-04 | 2017-09-08 | 新電元工業株式会社 | ワイドギャップ型半導体装置 |
JP6200107B1 (ja) * | 2016-03-04 | 2017-09-20 | 新電元工業株式会社 | ワイドギャップ型半導体装置 |
WO2023058510A1 (ja) * | 2021-10-08 | 2023-04-13 | 三星ダイヤモンド工業株式会社 | 半導体装置 |
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