JP5496184B2 - キャパシタレスメモリ素子 - Google Patents
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Description
前記ストレージ領域は、前記チャネル領域に形成されるチャネルを構成する電荷と異なる極性の電荷を貯蔵することが効果的である。
前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより小さく、前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より小さいことが好ましい。
前記バレンスバンドエネルギー差が0.1〜1eVであることが効果的である。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが好ましい。
前記第1層及び第2層のうちいずれか1層は、ストレインド(strained)された層であることが好ましい。
前記第1層はGe含有材料を含み、前記第2層はSi含有材料を含むことが効果的である。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが好ましい。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが効果的である。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが好ましい。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが好ましい。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが効果的である。
前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことが好ましい。
前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることが効果的である。
前記ストレージ領域は、ストレインド(strained)Ge含有層を含み、前記チャネル領域は、Si含有層を含むことが効果的である。
前記ストレージ領域は、SiGe系材料を含み、前記チャネル領域は、Si系材料を含むことが可能である。
前記ストレージ領域は、リラックスドSiGe層を含み、前記チャネル領域は、ストレインドSi層を含むことが効果的である。
前記ゲート電極を含む全体構造上に形成された層間絶縁膜と、前記層間絶縁膜の一部を貫通して前記ソース及びドレイン領域に各々接続された第1及び第2配線とをさらに具備することが可能である。
前記ゲート電極にゲート電圧、前記ソース及びドレイン領域に各々ソース及びドレイン電圧、そして、前記半導体基板にバイアス電圧を印加するものの、前記ゲート電極に提供されるゲート電圧と前記半導体基板に提供されるバイアス電圧を制御し、マルチビット駆動することが可能である。
また、本発明は、ストレージ領域による電荷トラップによりバックバイアスによる依存性を低減することができる。
また、図3の第2変形例のように、第1層130として応力緩和された(relaxed)SiGe層を使用し、第2層140としてストレインドSi層を使用することができる。
また、前述した実施例と第2変形例に限定されず、ソース及びドレイン領域160、170が第2層140内に形成されてもよい。すなわち、図5に示された実施例の他の例示を見れば、ゲート電極部150両側の第2層140領域にのみイオン注入を行い、ソース及びドレイン領域160、170が第2層140領域内に形成されるようにした。また、図6に示された第2変形例の他の例示を見れば、ゲート電極150両側の第2層140にソース及びドレイン領域160、170が形成されるようにした。これにより、ソース及びドレイン領域160、170による電荷の漏洩を防止することができる。
図7は、一実施例によるキャパシタレスメモリ素子の動作を説明するための概念図である。図8及び図9は、一実施例によるキャパシタレスメモリ素子の動作を説明するための概念断面図である。
図10は、一実施例によるキャパシタレスメモリ素子のマルチレベル動作を説明するための概念断面図である。
図11は、一実施例によるキャパシタレスメモリ素子のマルチビット動作を説明するための概念断面図である。
図12のA1線は、本実施例のように、第2層140としてSi層を使用し、第1層130としてSiGe層を使用した場合のバレンスバンドエネルギー変化を示すグラフであり、図12のB1線は、第2層140と第1層130を区分せずに、単一のSi層で製作した場合のバレンスバンドエネルギー変化を示す比較例のグラフである。また、図12のA2線は、第2層140としてSi層を使用し、第1層130としてSiGe層を使用した場合のホール濃度分布を示すグラフであり、図12のB2線は、単一のSi層内のホール濃度分布を示すグラフである。
図13のC1線は、SiGe層(すなわち第1層130)を形成せず、全体をSi層で形成した場合のバレンスバンドエネルギーを示す比較例のグラフである。図13のC2線は、SiGe層(すなわち第1層130)内のGe濃度が30at%である場合のバレンスバンドエネルギーを示すグラフであり、C3線は、Geの濃度が60at%である場合のバレンスバンドエネルギーを示すグラフであり、C4線は、Geの濃度が90at%である場合のバレンスバンドエネルギーを示すグラフである。
図14及び図15のグラフにおいて比較例は、第1層130を形成しない構造を示す。実施例と第1〜第3変形例は、前述した図1〜図4で説明した構造を示す。ここで、前記実施例と第1〜第3変形例では、第1層130内のGe濃度を50at%に設定し、メモリマージンとホールの保有時間を測定したものである。図14及び図15は、バックバイアスによるメモリマージンとホールの保有時間を測定したものである。この時、トランジスタのW/Lは、1/1μmである。これは、常温(約25℃)で測定した値である。
図18は、一実施例によるキャパシタレスメモリ素子のドレイン電圧−電流変化を示すグラフであり、図19は、比較例によるキャパシタレスメモリ素子のドレイン電圧−電流変化を示すグラフである。
図20〜図23は、第4〜第7変形例によるキャパシタレスメモリ素子を示す図である。
120 絶縁層
130 ストレージ層
140 チャネル層
150 ゲート電極部
160 ソース領域
170 ドレイン領域
Claims (28)
- 半導体基板と、
前記半導体基板上に位置する絶縁層と、
前記絶縁層上の一部領域に形成されたストレージ領域と、
前記ストレージ領域上に位置し、前記ストレージ領域とバレンスバンドエネルギー差を有するチャネル領域と、
前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、
前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン領域と、を含み、
前記ソース及びドレイン領域に提供されるソース及びドレイン電圧レベルを各々制御し、ストレージ領域にチャージングされる電荷量を制御してマルチレベル駆動し、
前記ゲート電極及び前記半導体基板には、各々ゲート電圧及びバイアス電圧が印加され、前記ゲート電圧及びバイアス電圧の極性は反対であることを特徴とするキャパシタレスメモリ素子。 - 半導体基板と、
前記半導体基板上に位置する絶縁層と、
前記絶縁層上の一部領域に形成されたストレージ領域と、
前記ストレージ領域上に位置するチャネル領域と、
前記チャネル領域上に順次に形成されたゲート絶縁膜及びゲート電極と、
前記チャネル領域に接続され、前記ゲート電極の両側領域に位置するソース及びドレイン領域と、を含み、
前記ストレージ領域と前記チャネル領域を形成する材料成分が互いに異なり、
前記ソース及びドレイン領域に提供されるソース及びドレイン電圧レベルを各々制御し、ストレージ領域にチャージングされる電荷量を制御してマルチレベル駆動し、
前記ゲート電極及び前記半導体基板には、各々ゲート電圧及びバイアス電圧が印加され、前記ゲート電圧及びバイアス電圧の極性は反対であることを特徴とするキャパシタレスメモリ素子。 - 前記ストレージ領域は、前記チャネル領域とバレンスバンドエネルギー差を有することを特徴とする請求項2に記載のキャパシタレスメモリ素子。
- 前記ストレージ領域は、前記チャネル領域に形成されるチャネルを構成する電荷と異なる極性の電荷を貯蔵することを特徴とする請求項1〜3のいずれかに記載のキャパシタレスメモリ素子。
- 前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより小さく、
前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より小さいことを特徴とする請求項1〜4のいずれかに記載のキャパシタレスメモリ素子。 - 前記ストレージ領域のバンドギャップが前記チャネル領域のバンドギャップより大きく、
前記ストレージ領域の電子親和度が前記チャネル領域の電子親和度より大きいことを特徴とする請求項1〜4のいずれかに記載のキャパシタレスメモリ素子。 - 真空レベル基準で、前記ストレージ領域のバレンスバンドエネルギーが前記チャネル領域のバレンスバンドエネルギーより低いことを特徴とする請求項1〜6のいずれかに記載のキャパシタレスメモリ素子。
- 前記バレンスバンドエネルギー差が0.1〜1eVであることを特徴とする請求項1〜7のいずれかに記載のキャパシタレスメモリ素子。
- 前記絶縁層上に順次に形成された第1層及び第2層を具備し、前記第2層上に前記ゲート絶縁膜及び前記ゲート電極が形成され、
前記ストレージ領域は、前記第1層内に形成され、
前記チャネル領域は、前記第2層内に形成されることを特徴とする請求項1〜8のいずれかに記載のキャパシタレスメモリ素子。 - 前記ソース及びドレイン領域は、前記ゲート電極両側の前記第2層に不純物イオン注入を通じて形成されることを特徴とする請求項9に記載のキャパシタレスメモリ素子。
- 前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことを特徴とする請求項9または10に記載のキャパシタレスメモリ素子。
- 前記第1層は、SiGe系材料を含み、前記第2層は、Si系材料を含むことを特徴とする請求項9〜11のいずれかに記載のキャパシタレスメモリ素子。
- 前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることを特徴とする請求項9〜12のいずれかに記載のキャパシタレスメモリ素子。
- 前記絶縁層上の一部領域に形成された第1層と、前記絶縁層上に前記第1層の上面及び側面上に形成された第2層とを具備し、前記第1層上側の前記第2層上に前記ゲート電極が形成され、
前記ストレージ領域は、前記第1層であり、
前記チャネル領域は、前記第1層の上側に位置する前記第2層内に形成されることを特徴とする請求項1〜8のいずれかに記載のキャパシタレスメモリ素子。 - 前記ソース及びドレイン領域は、前記ゲート電極両側の前記第2層に不純物イオン注入を通じて形成されることを特徴とする請求項14に記載のキャパシタレスメモリ素子。
- 前記第1層は、Ge含有材料を含み、前記第2層は、Si含有材料を含むことを特徴とする請求項14または15に記載のキャパシタレスメモリ素子。
- 前記第1層は、SiGe系材料を含み、前記第2層は、Si系材料を含むことを特徴とする請求項14〜16のいずれかに記載のキャパシタレスメモリ素子。
- 前記第1層及び第2層のうちいずれか1層は、ストレインドされた層であることを特徴とする請求項14〜17のいずれかに記載のキャパシタレスメモリ素子。
- 前記絶縁層上の一部領域に島またはバー形状に形成された第1層と、前記第1層の側壁及び上部面上に形成された第2層とを具備し、前記ゲート絶縁膜は、前記第2層を取り囲み、前記ゲート電極は、前記第2層の側壁面領域の前記ゲート絶縁膜上に形成され、
前記ストレージ領域は、前記ゲート電極と重畳する前記第1層内に形成され、
前記チャネル領域は、前記ゲート電極と重畳する前記第2層内に形成されることを特徴とする請求項1〜8のいずれかに記載のキャパシタレスメモリ素子。 - 前記絶縁層上の一部領域に島またはバー形状に形成された第1層と、前記第1層の側壁及び上部面上に形成された第2層とを具備し、前記ゲート絶縁膜は、前記第2層と前記ゲート電極との間に位置して前記第2層の少なくとも一部を取り囲み、前記ゲート電極は、前記第2層の一部を取り囲み、
前記ストレージ領域は、前記ゲート電極と重畳する前記第1層内に形成され、
前記チャネル領域は、前記ゲート電極と重畳する前記第2層内に形成されることを特徴とする請求項1〜8のいずれかに記載のキャパシタレスメモリ素子。 - 前記ストレージ領域は、SiGe系材料を含み、前記チャネル領域は、Si系材料を含むことを特徴とする請求項1〜8、20のいずれかに記載のキャパシタレスメモリ素子。
- 前記ストレージ領域は、ストレインドSiGe材料を含み、前記チャネル領域は、Si材料を含むことを特徴とする請求項1〜8、20、21のいずれかに記載のキャパシタレスメモリ素子。
- 前記ストレージ領域は、リラックスドSiGe材料を含み、前記チャネル領域は、ストレインドSi材料を含むことを特徴とする請求項1〜8、20、21のいずれかに記載のキャパシタレスメモリ素子。
- 前記SiGe系材料のGe濃度は、10〜95at%であることを特徴とする請求項21に記載のキャパシタレスメモリ素子。
- 前記ゲート電極を含む全体構造上に形成された層間絶縁膜と、
前記層間絶縁膜の一部を貫通して前記ソース及びドレイン領域に各々接続された第1及び第2配線とをさらに含むことを特徴とする請求項1〜24のいずれかに記載のキャパシタレスメモリ素子。 - 前記ゲート電極にゲート電圧、前記ソース及びドレイン領域に各々ソース及びドレイン電圧、そして前記半導体基板にバイアス電圧を印加するものの、
前記ゲート電極に提供されるゲート電圧と前記半導体基板に提供されるバイアス電圧を制御してマルチビット駆動することを特徴とする請求項1〜25のいずれかに記載のキャパシタレスメモリ素子。 - 前記ゲート電極に前記バイアス電圧と極性が異なるゲート電圧を印加して第1ビット駆動し、
前記ゲート電極及び前記半導体基板に前記第1ビット駆動と異なる極性のゲート電圧及びバックバイアス電圧を印加して第2ビット駆動することを特徴とする請求項26に記載のキャパシタレスメモリ素子。 - 前記第2ビット駆動で、前記バックバイアス電圧の絶対値のサイズは、前記ゲート電圧の絶対値のサイズより大きいことを特徴とする請求項27に記載のキャパシタレスメモリ素子。
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