CN110211921B - 接触孔的制造方法 - Google Patents

接触孔的制造方法 Download PDF

Info

Publication number
CN110211921B
CN110211921B CN201910432593.1A CN201910432593A CN110211921B CN 110211921 B CN110211921 B CN 110211921B CN 201910432593 A CN201910432593 A CN 201910432593A CN 110211921 B CN110211921 B CN 110211921B
Authority
CN
China
Prior art keywords
contact hole
layer
etching
manufacturing
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910432593.1A
Other languages
English (en)
Other versions
CN110211921A (zh
Inventor
严磊
孙淑苗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN201910432593.1A priority Critical patent/CN110211921B/zh
Publication of CN110211921A publication Critical patent/CN110211921A/zh
Application granted granted Critical
Publication of CN110211921B publication Critical patent/CN110211921B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种接触孔的制造方法，包括步骤：步骤一、提供形成有集成电路的前段器件结构的半导体衬底；步骤二、依次形成第一氧化层和CESL层；步骤三、形成层间膜；步骤四、光刻定义出接触孔的形成区域；步骤五、进行接触孔刻蚀工艺形成接触孔，包括分步骤：步骤51、采用以CESL层为停止层的选择性刻蚀进行第一次刻蚀；步骤52、采用以第一氧化层为停止层的选择性刻蚀进行第二次刻蚀；步骤52、进行第三次刻蚀将接触孔的形成区域剩余的氧化层去除并将前段器件结构的金属硅化物的表面露出。本发明能使各图案对应的接触孔底部的金属硅化物的损耗减少且损耗的一致性提高，从而能减少接触电阻以及防止金属硅化物刻穿导致的结漏电。

Description

接触孔的制造方法
技术领域
本发明涉及一种半导体集成电路的制造方法，特别涉及一种接触孔的制造方法。
背景技术
在半导体集成电路各个技术节点，接触孔(CT)技术都是具有挑战性的难点，它是连接前段器件和后段金属连线的关键步骤。他既需要类似后段连线的低阻值，又要保证和前段器件的良好连接：既不能刻蚀不够造成断路，同时要控制金属硅化物如NiSi的损耗(loss)量，以防止金属硅化物被刻穿(ETCH through)并从而造成阻值变大甚至结(Junction)漏电；在45nm技术节点以下的工艺中金属硅化物通常采用NiSi。为了解决该问题，CT工艺环(loop)中现有成熟工艺都会使用接触刻蚀停止层(Contact ETCH StopLayer，CESL)作为过渡层。
层间膜(ILD)形成在CESL表面上，ILD通常采用氧化层(oxide)组成，CESL通常采用氮化硅(SiN)组成。目前的CT刻蚀工艺中，先采用以CESL层为停止层的选择性刻蚀将ILDoxide刻蚀完并停在CESL之后，采用固定时间的SiN去除(remove)刻蚀工艺来去除CT底部的CESL对应的SiN。
目前的集成电路技术中，NiSi形成后由于侧墙刻蚀(SPT_ET)和采用SPM溶液的清洗的作用，会使NiSi表面氧化形成一层约为
Figure BDA0002069531510000011
的自然氧化层(native oxide)。由于不同尺寸的图案(pattern)如有源区(AA)和多晶硅(PO)的表面积不同，形成的NiSi和表面的native oxide厚度在不同pattern上差别明显。
而在进行CESL对应的SiN的固定时间的刻蚀过程中，需要加足够的过刻蚀(OE)来刻开NiSi表面的native oxide，由于不同图案的native oxide厚度不一致，这必然带来NiSi loss量不同，即不同的pattern的NiSi loss负载(loading)不同。到了28nm节点，不同pattern的NiSi loss loading已经非常明显，甚至出现NiSi被完全刻穿，使CT深入到体区内部，这会造成CT阻值变大和Junction leakage,亟须进一步改善流程进行优化。
如图1A至图1B所示，是现有接触孔的制造方法的各步骤中的器件结构图，现有接触孔的制造方法包括如下步骤：
步骤一、如图1A所示，提供一半导体衬底1，在所述半导体衬底1上形成有集成电路的前段器件结构，所述前段器件结构中包括形成于需要引出的掺杂区域表面的金属硅化物4，所述金属硅化物4用于和后续形成的接触孔8的金属接触，所述金属硅化物4表面形成有自然氧化层5，根据各区域的所述金属硅化物4的图形不同对应的所述自然氧化层5的厚度也不同。
所述半导体衬底1为硅衬底。
所述前段器件结构包括栅极结构、源区和漏区，所述栅极结构由栅介质层2和多晶硅栅3叠加而成。
所述栅介质层2为栅氧化层。
在所述多晶硅栅3的顶部表面、所述源区表面和所述漏区表面都形成有所述金属硅化物4。
所述集成电路的工艺节点为28nm以下。所述金属硅化物4为镍硅化物。在所述源区或所述漏区中还形成有锗硅外延层。
在所述栅极结构的侧面形成有侧墙。所述侧墙的材料包括氧化层或氮化层。
步骤二、如图1A所示，形成由氮化层组成的CESL层6。
所述CESL层6覆盖在所述多晶硅栅3的顶部表面、所述栅极结构的所述侧墙的侧面和所述栅极结构外的所述半导体衬底1表面。
步骤三、如图1A所示，在所述CESL层6表面形成层间膜7。
所述层间膜7为氧化层。
步骤四、如图1A所示，光刻定义出所述接触孔8的形成区域。
步骤五、进行接触孔刻蚀工艺形成所述接触孔8，包括如下分步骤：
步骤51、如图1A所示，进行第一次刻蚀，所述第一次刻蚀采用以所述CESL层6为停止层的选择性刻蚀，所述第一次刻蚀将所述层间膜7刻穿。
步骤52、如图1B所示，进行第二次刻蚀，所述第二次刻蚀采用固定时间刻蚀，所述第二次刻蚀将所述CESL层6刻穿。同时，所述第二次刻蚀还需要进行过刻蚀保证将所述金属硅化物4表面的自然氧化层5完全去除，但是，由于不同图案区域如源区、漏区或多晶硅栅3的尺寸大小不同时，自然氧化层5的厚度会不同，第二次刻蚀需要保证将最厚的自然氧化层5去除，故必然会对自然氧化层5较薄区域的所述金属硅化物4产生过刻蚀，随着技术节点的缩小，所述金属硅化物4甚至会被刻穿。当所述金属硅化物4被过刻蚀而产生厚度损耗时，所述接触孔8的金属和所述金属硅化物4之间的接触电阻会增加；当所述金属硅化物4被刻穿时，容易产生结漏电。
发明内容
本发明所要解决的技术问题是提供一种接触孔的制造方法，能很好的去除接触孔底部的金属硅化物表面的自然氧化层并同时能减少不同大小的图案对金属硅化物的损耗的影响，使各图案对应的接触孔底部的金属硅化物的损耗减少且损耗的一致性提高，从而能改善接触孔和金属硅化物的接触效果，还能防止金属硅化物刻穿导致的结漏电。
为解决上述技术问题，本发明提供的接触孔的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上形成有集成电路的前段器件结构，所述前段器件结构中包括形成于需要引出的掺杂区域表面的金属硅化物，所述金属硅化物用于和后续形成的接触孔的金属接触，所述金属硅化物表面形成有自然氧化层，根据各区域的所述金属硅化物的图形不同对应的所述自然氧化层的厚度也不同。
步骤二、依次形成第一氧化层和由氮化层组成的CESL层。
步骤三、在所述CESL层表面形成层间膜。
步骤四、光刻定义出所述接触孔的形成区域。
步骤五、进行接触孔刻蚀工艺形成所述接触孔，包括如下分步骤：
步骤51、进行第一次刻蚀，所述第一次刻蚀采用以所述CESL层为停止层的选择性刻蚀，所述第一次刻蚀将所述层间膜刻穿。
步骤52、进行第二次刻蚀，所述第二次刻蚀采用以所述第一氧化层为停止层的选择性刻蚀，所述第二次刻蚀将所述CESL层刻穿。
步骤52、进行第三次刻蚀，所述第三次刻蚀将所述接触孔的形成区域剩余的由所述自然氧化层和所述第一氧化层叠加而成的氧化层去除并将所述金属硅化物的表面露出。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述前段器件结构包括栅极结构、源区和漏区，所述栅极结构由栅介质层和多晶硅栅叠加而成。
进一步的改进是，所述层间膜为氧化层。
进一步的改进是，所述栅介质层为栅氧化层。
进一步的改进是，在所述多晶硅栅的顶部表面、所述源区表面和所述漏区表面都形成有所述金属硅化物。
进一步的改进是，所述集成电路的工艺节点为28nm以下。
进一步的改进是，所述金属硅化物为镍硅化物。
进一步的改进是，在所述栅极结构的侧面形成有侧墙。
进一步的改进是，所述侧墙的材料包括氧化层或氮化层。
进一步的改进是，所述第一氧化层覆盖在所述多晶硅栅的顶部表面、所述栅极结构的所述侧墙的侧面和所述栅极结构外的所述半导体衬底表面。
进一步的改进是，步骤五完成后还包括步骤：在所述接触孔中填充金属。
进一步的改进是，所述接触孔中填充的金属包括钨。
进一步的改进是，在所述接触孔中填充金属之后，还包括步骤：
形成正面金属层并图形化，正面金属层包括多层，上下相邻的所述正面金属层之间通过层间膜隔离并通过穿过对应所述层间膜的通孔连接，最底层的所述正面金属层通过所述接触孔和所述前段器件结构对应的掺杂区域连接。
进一步的改进是，在所述源区或所述漏区中还形成有锗硅外延层。
本发明在CESL层形成之前形成了一层第一氧化层，CESL层形成在第一氧化层的表面上，这样在接触孔刻蚀工艺中，在进行完刻蚀层间膜的第一次刻蚀之后，在进行CESL层的刻蚀过程中不需要再采用固定时间的刻蚀方法，而是采用以第一氧化层为停止层的选择性刻蚀即第二次刻蚀，之后再进行氧化层的刻蚀即第三次刻蚀将接触孔底部剩余的氧化层去除并将金属硅化物的表面露出；相对于现有技术中采用固定时间方法去除CESL层并进行过刻蚀将金属硅化物表面的自然氧化层完全去除的工艺方法，本发明能消除现有方法中所具有的不同图案区域的自然氧化层的厚度不一致所造成的金属硅化物损耗不一致的缺陷，本发明能实现对CESL层刻蚀的精确控制，并采用单独的氧化层刻蚀工艺即第三次刻蚀工艺来去除金属硅化物顶部的氧化层，能消除现有方法的不同图案区域的自然氧化层的厚度不同所带来的刻蚀负载效应，能保证各图案区域的氧化层被均匀去除，故本发明能很好的去除接触孔底部的金属硅化物表面的自然氧化层并同时能减少不同大小的图案对金属硅化物的损耗的影响，使各图案对应的接触孔底部的金属硅化物的损耗减少且损耗的一致性提高，从而能改善接触孔和金属硅化物的接触效果，还能防止金属硅化物刻穿导致的结漏电。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1B是现有接触孔的制造方法的各步骤中的器件结构图；
图2是本发明实施例接触孔的制造方法的流程图；
图3A-图3C是本发明实施例接触孔的制造方法的各步骤中的器件结构图。
具体实施方式
如图2所示，是本发明实施例接触孔的制造方法的流程图；如图3A至图3C所示，是本发明实施例接触孔的制造方法的各步骤中的器件结构图，本发明实施例接触孔的制造方法包括如下步骤：
步骤一、如图3A所示，提供一半导体衬底1，在所述半导体衬底1上形成有集成电路的前段器件结构，所述前段器件结构中包括形成于需要引出的掺杂区域表面的金属硅化物4，所述金属硅化物4用于和后续形成的接触孔8的金属接触，所述金属硅化物4表面形成有自然氧化层5，根据各区域的所述金属硅化物4的图形不同对应的所述自然氧化层5的厚度也不同。
所述半导体衬底1为硅衬底。
所述前段器件结构包括栅极结构、源区和漏区，所述栅极结构由栅介质层2和多晶硅栅3叠加而成。
所述栅介质层2为栅氧化层。
在所述多晶硅栅3的顶部表面、所述源区表面和所述漏区表面都形成有所述金属硅化物4。
所述集成电路的工艺节点为28nm以下。所述金属硅化物4为镍硅化物。在所述源区或所述漏区中还形成有锗硅外延层。
在所述栅极结构的侧面形成有侧墙。所述侧墙的材料包括氧化层或氮化层。
步骤二、如图3A所示，依次形成第一氧化层6a和由氮化层组成的CESL层6。
所述第一氧化层6a覆盖在所述多晶硅栅3的顶部表面、所述栅极结构的所述侧墙的侧面和所述栅极结构外的所述半导体衬底1表面。
步骤三、如图3A所示，在所述CESL层6表面形成层间膜7。
所述层间膜7为氧化层。
步骤四、如图3A所示，光刻定义出所述接触孔8的形成区域。
步骤五、进行接触孔刻蚀工艺形成所述接触孔8，包括如下分步骤：
步骤51、如图3A所示，进行第一次刻蚀，所述第一次刻蚀采用以所述CESL层6为停止层的选择性刻蚀，所述第一次刻蚀将所述层间膜7刻穿。
步骤52、如图3B所示，进行第二次刻蚀，所述第二次刻蚀采用以所述第一氧化层6a为停止层的选择性刻蚀，所述第二次刻蚀将所述CESL层6刻穿。
步骤52、如图3C所示，进行第三次刻蚀，所述第三次刻蚀将所述接触孔8的形成区域剩余的由所述自然氧化层5和所述第一氧化层6a叠加而成的氧化层去除并将所述金属硅化物4的表面露出。
步骤五完成后还包括步骤：在所述接触孔8中填充金属。
所述接触孔8中填充的金属包括钨。
在所述接触孔8中填充金属之后，还包括步骤：
形成正面金属层并图形化，正面金属层包括多层，上下相邻的所述正面金属层之间通过层间膜7隔离并通过穿过对应所述层间膜7的通孔连接，最底层的所述正面金属层通过所述接触孔8和所述前段器件结构对应的掺杂区域连接。
本发明实施例在CESL层6形成之前形成了一层第一氧化层6a，CESL层6形成在第一氧化层6a的表面上，这样在接触孔刻蚀工艺中，在进行完刻蚀层间膜7的第一次刻蚀之后，在进行CESL层6的刻蚀过程中不需要再采用固定时间的刻蚀方法，而是采用以第一氧化层6a为停止层的选择性刻蚀即第二次刻蚀，之后再进行氧化层的刻蚀即第三次刻蚀将接触孔8底部剩余的氧化层去除并将金属硅化物4的表面露出；相对于现有技术中采用固定时间方法去除CESL层6并进行过刻蚀将金属硅化物4表面的自然氧化层5完全去除的工艺方法，本发明能消除现有方法中所具有的不同图案区域的自然氧化层5的厚度不一致所造成的金属硅化物4损耗不一致的缺陷，本发明能实现对CESL层6刻蚀的精确控制，并采用单独的氧化层刻蚀工艺即第三次刻蚀工艺来去除金属硅化物4顶部的氧化层，能消除现有方法的不同图案区域的自然氧化层的厚度不同所带来的刻蚀负载效应，能保证各图案区域的氧化层被均匀去除，故本发明能很好的去除接触孔8底部的金属硅化物4表面的自然氧化层5并同时能减少不同大小的图案对金属硅化物4的损耗的影响，使各图案对应的接触孔8底部的金属硅化物4的损耗减少且损耗的一致性提高，从而能改善接触孔8和金属硅化物4的接触效果并从而降低接触电阻，还能防止金属硅化物4刻穿导致的结漏电。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种接触孔的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底上形成有集成电路的前段器件结构，所述前段器件结构中包括形成于需要引出的掺杂区域表面的金属硅化物，所述金属硅化物用于和后续形成的接触孔的金属接触，所述金属硅化物表面形成有自然氧化层，根据各区域的所述金属硅化物的图形不同对应的所述自然氧化层的厚度也不同；
步骤二、依次形成第一氧化层和由氮化层组成的CESL层；
步骤三、在所述CESL层表面形成层间膜；
步骤四、光刻定义出所述接触孔的形成区域；
步骤五、进行接触孔刻蚀工艺形成所述接触孔，包括如下分步骤：
步骤51、进行第一次刻蚀，所述第一次刻蚀采用以所述CESL层为停止层的选择性刻蚀，所述第一次刻蚀将所述层间膜刻穿；
步骤52、进行第二次刻蚀，所述第二次刻蚀采用以所述第一氧化层为停止层的选择性刻蚀，所述第二次刻蚀将所述CESL层刻穿；
步骤52、进行第三次刻蚀，所述第三次刻蚀将所述接触孔的形成区域剩余的由所述自然氧化层和所述第一氧化层叠加而成的氧化层去除并将所述金属硅化物的表面露出。
2.如权利要求1所述的接触孔的制造方法，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的接触孔的制造方法，其特征在于：所述前段器件结构包括栅极结构、源区和漏区，所述栅极结构由栅介质层和多晶硅栅叠加而成。
4.如权利要求1所述的接触孔的制造方法，其特征在于：所述层间膜为氧化层。
5.如权利要求3所述的接触孔的制造方法，其特征在于：所述栅介质层为栅氧化层。
6.如权利要求3所述的接触孔的制造方法，其特征在于：在所述多晶硅栅的顶部表面、所述源区表面和所述漏区表面都形成有所述金属硅化物。
7.如权利要求6所述的接触孔的制造方法，其特征在于：所述集成电路的工艺节点为28nm以下。
8.如权利要求7所述的接触孔的制造方法，其特征在于：所述金属硅化物为镍硅化物。
9.如权利要求8所述的接触孔的制造方法，其特征在于：在所述栅极结构的侧面形成有侧墙。
10.如权利要求9所述的接触孔的制造方法，其特征在于：所述侧墙的材料包括氧化层或氮化层。
11.如权利要求9所述的接触孔的制造方法，其特征在于：所述第一氧化层覆盖在所述多晶硅栅的顶部表面、所述栅极结构的所述侧墙的侧面和所述栅极结构外的所述半导体衬底表面。
12.如权利要求1所述的接触孔的制造方法，其特征在于：步骤五完成后还包括步骤：
在所述接触孔中填充金属。
13.如权利要求12所述的接触孔的制造方法，其特征在于：所述接触孔中填充的金属包括钨。
14.如权利要求12所述的接触孔的制造方法，其特征在于：在所述接触孔中填充金属之后，还包括步骤：
形成正面金属层并图形化，正面金属层包括多层，上下相邻的所述正面金属层之间通过层间膜隔离并通过穿过对应所述层间膜的通孔连接，最底层的所述正面金属层通过所述接触孔和所述前段器件结构对应的掺杂区域连接。
15.如权利要求8所述的接触孔的制造方法，其特征在于：在所述源区或所述漏区中还形成有锗硅外延层。
CN201910432593.1A 2019-05-23 2019-05-23 接触孔的制造方法 Active CN110211921B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910432593.1A CN110211921B (zh) 2019-05-23 2019-05-23 接触孔的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910432593.1A CN110211921B (zh) 2019-05-23 2019-05-23 接触孔的制造方法

Publications (2)

Publication Number Publication Date
CN110211921A CN110211921A (zh) 2019-09-06
CN110211921B true CN110211921B (zh) 2021-08-10

Family

ID=67788246

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910432593.1A Active CN110211921B (zh) 2019-05-23 2019-05-23 接触孔的制造方法

Country Status (1)

Country Link
CN (1) CN110211921B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110911280A (zh) * 2019-12-05 2020-03-24 上海华虹宏力半导体制造有限公司 一种金属硅化物的形成方法
CN111128871B (zh) * 2019-12-27 2022-12-27 华虹半导体(无锡)有限公司 接触孔的刻蚀工艺方法
CN112289740B (zh) * 2020-10-28 2023-08-11 上海华力集成电路制造有限公司 通孔的制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241207A (en) * 1991-05-10 1993-08-31 Kabushiki Kaisha Toshiba Semiconductor device having an interconnected film with tapered edge
CN102117744A (zh) * 2010-01-05 2011-07-06 无锡华润上华半导体有限公司 自对准金属硅化物的形成方法
CN102142366A (zh) * 2010-01-28 2011-08-03 无锡华润上华半导体有限公司 自对准金属硅化物的形成方法
CN102176414A (zh) * 2011-03-15 2011-09-07 上海集成电路研发中心有限公司 金属硅化物的制备方法
CN102683273A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 接触孔的形成方法
CN102915918A (zh) * 2011-08-04 2013-02-06 无锡华润上华半导体有限公司 金属硅化物形成方法
JP2013077828A (ja) * 2012-12-05 2013-04-25 Renesas Electronics Corp 半導体装置の製造方法
CN103871883A (zh) * 2012-12-17 2014-06-18 北大方正集团有限公司 一种高频水平双扩散结构半导体器件的制造方法
CN106298486A (zh) * 2015-06-09 2017-01-04 北大方正集团有限公司 半导体器件的制备方法
CN109599440A (zh) * 2018-12-05 2019-04-09 上海华力集成电路制造有限公司 应力沟道晶体管及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10056866C2 (de) * 2000-11-16 2002-10-24 Advanced Micro Devices Inc Verfahren zur Bildung einer Ätzstoppschicht während der Herstellung eines Halbleiterbauteils
CN1391269A (zh) * 2001-06-07 2003-01-15 矽统科技股份有限公司 防止介层窗过度蚀刻的方法及其构造
CN100466195C (zh) * 2006-09-21 2009-03-04 联华电子股份有限公司 移除间隙壁的方法、金氧半导体晶体管元件及其制造方法
CN100483676C (zh) * 2006-12-04 2009-04-29 中芯国际集成电路制造(上海)有限公司 金属布线结构的制作方法
JP2009259996A (ja) * 2008-04-16 2009-11-05 Panasonic Corp 半導体装置およびその製造方法
JP5358165B2 (ja) * 2008-11-26 2013-12-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2010205908A (ja) * 2009-03-03 2010-09-16 Toshiba Corp 半導体装置およびその製造方法
CN102087992B (zh) * 2009-12-04 2013-04-17 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法
US8513143B2 (en) * 2011-08-18 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of manufacturing
CN103094084B (zh) * 2011-10-31 2015-09-02 中芯国际集成电路制造(上海)有限公司 去除氮化硅侧墙、形成晶体管、半导体器件的方法
US9269809B2 (en) * 2013-03-14 2016-02-23 Globalfoundries Inc. Methods for forming protection layers on sidewalls of contact etch stop layers
CN104465502A (zh) * 2014-11-28 2015-03-25 上海华力微电子有限公司 一种半导体接触孔的刻蚀方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241207A (en) * 1991-05-10 1993-08-31 Kabushiki Kaisha Toshiba Semiconductor device having an interconnected film with tapered edge
CN102117744A (zh) * 2010-01-05 2011-07-06 无锡华润上华半导体有限公司 自对准金属硅化物的形成方法
CN102142366A (zh) * 2010-01-28 2011-08-03 无锡华润上华半导体有限公司 自对准金属硅化物的形成方法
CN102176414A (zh) * 2011-03-15 2011-09-07 上海集成电路研发中心有限公司 金属硅化物的制备方法
CN102915918A (zh) * 2011-08-04 2013-02-06 无锡华润上华半导体有限公司 金属硅化物形成方法
CN102683273A (zh) * 2012-05-04 2012-09-19 上海华力微电子有限公司 接触孔的形成方法
JP2013077828A (ja) * 2012-12-05 2013-04-25 Renesas Electronics Corp 半導体装置の製造方法
CN103871883A (zh) * 2012-12-17 2014-06-18 北大方正集团有限公司 一种高频水平双扩散结构半导体器件的制造方法
CN106298486A (zh) * 2015-06-09 2017-01-04 北大方正集团有限公司 半导体器件的制备方法
CN109599440A (zh) * 2018-12-05 2019-04-09 上海华力集成电路制造有限公司 应力沟道晶体管及其制造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Impact Ionization in SOI MESFETs at the 32-nm Node;Thornton,TJ;Lepkowski,W;Wilk,SJ;《IEEE Transactions on Electron Devices》;20161030;第63卷(第10期);第4143-4146页 *
Technology options for reducing contact resistances in nanoscale metal-oxide-semiconductor field-effect transistors;Yee-Chia Yeo;《2013 IEEE 5th International Nanoelectronics Conference》;20130221;第128-131页 *
后端工艺的N型欧姆接触;徐海铭，秦征峰，寇春梅，黄蕴;《电子与封装》;20120320(第3期);第33-35、40页 *

Also Published As

Publication number Publication date
CN110211921A (zh) 2019-09-06

Similar Documents

Publication Publication Date Title
CN210272309U (zh) 半导体结构
CN110211921B (zh) 接触孔的制造方法
CN112447602A (zh) 半导体结构及其形成方法
US7365400B2 (en) Semiconductor device and method for manufacturing the same
US9379187B2 (en) Vertically-conducting trench MOSFET
JPH10340950A (ja) トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
JPH05206451A (ja) Ｍｏｓｆｅｔおよびその製造方法
US10304839B2 (en) Metal strap for DRAM/FinFET combination
CN106024898B (zh) 沟槽功率器件及制作方法
JP2003060069A (ja) 二重ゲート酸化膜を有する半導体素子の製造方法
TWI691052B (zh) 記憶體結構及其製造方法
CN108109917B (zh) 场效应晶体管的隔离结构及其制作方法
US7179713B2 (en) Method of fabricating a fin transistor
KR100618805B1 (ko) 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법
TWI557915B (zh) 垂直式電晶體元件及其製作方法
CN112289861B (zh) 半导体结构及其制造方法
KR100333541B1 (ko) 반도체소자의제조방법
KR20110077380A (ko) 반도체 소자의 제조 방법
JP3926958B2 (ja) 半導体装置
CN207587695U (zh) 场效应晶体管的隔离结构
KR100951570B1 (ko) 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
KR100628224B1 (ko) 반도체 소자의 트랜지스터 형성방법
CN116072596A (zh) Fdsoi中混合外延区和有源区的隔离结构的制造方法
KR20100071408A (ko) 반도체 소자 및 그 제조 방법
CN117153872A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant