CN1423314A - 金氧半导体晶体管的制造方法 - Google Patents

金氧半导体晶体管的制造方法 Download PDF

Info

Publication number
CN1423314A
CN1423314A CN 02141154 CN02141154A CN1423314A CN 1423314 A CN1423314 A CN 1423314A CN 02141154 CN02141154 CN 02141154 CN 02141154 A CN02141154 A CN 02141154A CN 1423314 A CN1423314 A CN 1423314A
Authority
CN
China
Prior art keywords
substrate
metal
manufacture method
silicon nitride
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 02141154
Other languages
English (en)
Other versions
CN1198325C (zh
Inventor
李东兴
陈中怡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US10/004,635 external-priority patent/US6534354B1/en
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Publication of CN1423314A publication Critical patent/CN1423314A/zh
Application granted granted Critical
Publication of CN1198325C publication Critical patent/CN1198325C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

一种金氧半导体晶体管的制造方法,其步骤如下:首先在已形成栅极与栅极间隙壁的基底上进行一源/漏极离子植入工艺,以于间隙壁外侧的基底内形成源/漏极区。接着,利用自行对准技术于栅极与源/漏极区上形成一自行对准金属硅化层,再于基底上形成一层作为后续蚀刻工艺的氮化硅蚀刻阻挡层。然后,对氮化硅蚀刻阻挡层进行一氟全面植入工艺,其植入剂量在5×1013cm－2～5×1014cm－2之间；植入能量在2KeV～5KeV之间,可以降低氮化硅层的氢浓度,进而增进金氧半导体晶体管的启始电压稳定度。

Description

金氧半导体晶体管的制造方法
技术领域
本发明是有关于一种半导体元件的制造方法，且特别是有关于一种金氧半导体晶体管(Metal-Oxide-Semiconductor Transistor，简称MOS)的制造方法。
背景技术
超大规模集成电路(Very Large Scale Integration，简称VSLI)的技术，是往较大的芯片与较小的线宽来进化的。这种趋势可使相同大小的集成电路的功能增强，并降低其使用成本。而随着市场的竞争，目前集成电路的制作已朝向将只读存储器(Read Only Memory，简称ROM)、静态随机存取存储器(Static Random Access Memory，简称SRAM)、闪存(FLASH)或动态随机存取存储器(Dynamic RandomAccess Memory，简称DRAM)与逻辑电路、数字电路等制作在同一个芯片上，即所谓的系统芯片(System on a Chip，简称SOC)，以期能符合轻、薄、短、小与高功能的需求。
对未来系统芯片世代(Generation)而言，较小的元件尺寸与较高的可靠度(Reliability)是其发展重点，而系统芯片中的静态随机存取存储器为达到上述目的，也为了能在有限的芯片表面上制作足够的金属内联机(Metal Interconnects)，所以应用无接界接触窗(Borderless Contact)技术已成为必要的条件。
因此，为达到缩小元件尺寸目的，公知在制作系统芯片中静态随机存取存储器的P信道金氧半导体晶体管(PMOS)时，其工艺通常是在基底上形成栅极与栅极间隙壁后，再利用离子植入工艺，以于基底内形成源/漏极区域。之后，为配合后续无接界接触窗的制作，会在基底上先形成一层氮化硅层，作为用以形成无接界接触窗的蚀刻工艺的蚀刻阻挡层(Etching Stop Layer)。
然而，上述方法以氮化硅层作为蚀刻阻挡层时，因为氮化硅层含有氢原子，而氢原子在后续热工艺中，会经由扩散，而导致金氧半导体晶体管的启始电压(Threshold Voltage，可以Vt表示之)的稳定度(Stability)变差，故氢的存在会影响金氧半导体晶体管的效能。尤其是元件尺寸变小后，为了降低接面漏电(Junction Leakage)，而采取低热预算(Thermal Budget)氮化硅层的形成方法，例如等离子体化学气相沉积法(Plasma Enhanced CVD，简称PECVD)，使得进行沉积氮化硅时，等离子体里的氢原子与未达饱和键结的为原子及氮原子形成Si-H与N-H等键的结果。因此导致氮化硅层所含的氢原子浓度更高，而其中的氢原子经由扩散，会导致启始电压的稳定度变得更差。
发明内容
因此，本发明的目的就是提供一种金氧半导体晶体管的制造方法，以降低氮化硅蚀刻阻挡层的氢浓度。
本发明的再一目的是提供一种金氧半导体晶体管的制造方法，以提高启始电压的稳定度。
本发明的另一目的是提供一种金氧半导体晶体管的制造方法，以增进元件的可靠度。
根据上述与其它目的，本发明提出一种金氧半导体晶体管的制造方法，其步骤如下：首先在已形成栅氧化层、栅极与栅极间隙壁的基底上进行一源/漏极(Source/Drain，简称S/D)植入工艺，以于间隙壁外侧的基底内形成源/漏极区。接着，利用自行对准技术于栅极与源/漏极区上形成一自行对准金属硅化层(Self-Aligned Silicide，简称Salicide)，再于基底上形成一层作为后续蚀刻工艺的氮化硅蚀刻阻挡层。然后，对氮化硅蚀刻阻挡层进行一氟全面植入工艺(F BlanketImplantation)，其植入剂量在5×1013cm-2～5×1014cm-2之间；植入能量在2KeV～5KeV之间。
依照本发明的实施例所述，将本发明应用于制造静态随机存取存储器的方法，其工艺为先提供一已形成栅氧化层、栅极、源/漏极区域以与栅极间隙壁的基底，然后利用自行对准技术于栅极与源/漏极区上形成一自行对准金属硅化层，再于基底上形成一层作为后续蚀刻工艺的氮化硅蚀刻阻挡层。然后对氮化硅蚀刻阻挡层进行一氟全面植入工艺，其植入剂量在5×1013cm-2～5×1014cm-2之间；植入能量在2KeV～5KeV之间。再于基底上形成一层介电层，并定义此介电层，以形成无接界接触窗开口，并暴露出部分氮化硅蚀刻阻挡层。随后去除暴露出的氮化硅蚀刻阻挡层，再于基底上形成一层金属层，并填满无接界接触窗开口。最后，进行化学机械研磨工艺，以去除无接界接触窗开口外的金属层。再以公知技艺进行后续静态随机存取存储器的工艺。
本发明在形成氮化硅蚀刻阻挡层之后，利用低能量氟全面植入工艺，使氟原子捕获(Capture)氢，以降低氮化硅层中氢的浓度，进而提高启始电压的稳定度，故可增进元件的可靠度。
附图说明
图1A至图1G是依照本发明一较佳实施例一种的静态随机存取存储器的制造流程剖面图。
100：基底
101：栅氧化层
102：栅极
104：间隙壁
106：源/漏极植入工艺
108：源/漏极区域
110：自行对准金属硅化层
112：氮化硅层
114：氟全面植入工艺
116：介电层        118：无接界接触窗开口
120：金属层
120a：无接界接触窗
具体实施方式
图1A至图1G是依照本发明一较佳实施例一种静态随机存取存储器(Static RandomAccess Memory，简称SRAM)的制造流程剖面图。
请参照图1A，首先提供一基底100，在基底100上已形成有栅氧化层101与栅极102，且于栅极102侧壁已形成有间隙壁104。然后对基底100进行源/漏极(Source/Drain，简称S/D)植入工艺106，以形成源/漏极区域108于间隙壁104侧边的基底100内。
接着，请参照图1B，于栅极102与源/漏极区108暴露出的表面形成自行对准金属硅化层(Self-Aligned Silicide，简称Salicide)110，其材质例如选自于包括硅化钛、硅化钴、硅化镍与硅化钯的族群。而自行对准金属硅化层110的形成方法例如是先于基底100上形成一层金属层并覆盖栅极102，此金属层的材质例如是钛、钴、镍、铂与钯等碱金属，其中较佳者为钛。然后进行一热处理工艺，使金属层与硅材质的栅极102与源/漏极区108发生硅化反应，以形成金属硅化物。然后，再去除未反应的金属层，以形成自行对准金属硅化层110。
然后，请参照图1C，于基底100上形成一层氮化硅层112以覆盖所有基底100上暴露出的元件表面，作为后续无接界接触窗的蚀刻工艺的蚀刻阻挡层。至此，虽然本实施例已公开以上所述的各种材料，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种改进。
随后，请参照图1D，再对氮化硅层112进行一氟全面植入工艺(F Blanket Implantation)114，且通过控制此氟全面植入工艺114的能量与剂量，以达到降低氮化硅层112的氢浓度的目的，其中较佳的植入剂量在5×1013cm-2～5×1014cm-2之间、较佳的植入能量则在2KeV～5KeV之间。
之后，请参照图1E，于基底100上形成一介电层116，其材质例如是氧化硅，并定义此介电层116，以形成无接界接触窗开口118，并暴露出部分氮化硅蚀刻阻挡层112。
然后，请参照图1F，去除暴露出的氮化硅蚀刻阻挡层112，再于基底100上形成一层金属层120，其材质例如是钨，并填满无接界接触窗开口118。
最后，请参照图1G，进行一化学机械研磨工艺，以去除无接界接触窗开口118外的金属层，作为无接界接触窗120a。再以公知技艺进行后续静态随机存取存储器的工艺。
综上所述，本发明的特征在于：
1.本发明在形成氮化硅蚀刻阻挡层之后，利用低能量氟全面植入工艺，使氟原子捕获(Capture)氢，以降低氢反应物的浓度，进而增进元件的可靠度。
2.本发明在形成氮化硅蚀刻阻挡层之后，利用氟全面植入工艺，以降低氮化硅层中氢的浓度，进而提高启始电压的稳定度，故可增进元件的可靠度。

Claims (10)

1.一种金氧半导体晶体管的制造方法，其特征是，该方法包括：
提供一基底，该基底上已形成有一栅氧化层，且于该栅氧化层上已形成有一栅极；
于该栅极侧壁形成一间隙壁；
于该间隙壁侧边的该基底内形成复数个源/漏极区；
于该栅极与该些源/漏极区暴露出的表面形成复数个自行对准金属硅化层；
于该基底上形成一氮化硅层；以及
对该氮化硅层进行一氟全面植入工艺。
2.如权利要求1所述的金氧半导体晶体管的制造方法，其特征是，该氟全面植入工艺的植入剂量在5×1013cm-2～5×1014cm-2之间。
3.如权利要求1所述的金氧半导体晶体管的制造方法，其特征是，该氟全面植入工艺的植入能量在2KeV～5KeV之间。
4.如权利要求1所述的金氧半导体晶体管的制造方法，其特征是，于该栅极与该些源/漏极区暴露出的表面形成该些自行对准金属硅化层的该步骤包括：
于该基底上形成一金属层并覆盖该栅极；
进行一热处理工艺，使该金属层与该栅极以及该些源/漏极区发生硅化反应，以形成该些自行对准金属硅化层；以及
去除未反应的该金属层。
5.如权利要求4所述的金氧半导体晶体管的制造方法，其特征是，该金属层的材质包括钛、钴、镍、铂与钯其中之一。
6.一种静态随机存取存储器的制造方法，其特征是，该方法包括：
提供一基底，该基底上已形成有一栅氧化层与一栅极，且于该栅极侧壁已形成有一间隙壁；
于该间隙壁侧边的该基底内形成复数个源/漏极区；
于该栅极与该些源/漏极区暴露出的表面形成复数个自行对准金属硅化层；
于该基底上形成一氮化硅蚀刻阻挡层；
对该氮化硅蚀刻阻挡层进行一氟全面植入工艺；
于该基底上形成一介电层；
定义该介电层，以形成一无接界接触窗开口，并暴露出部分该氮化硅蚀刻阻挡层；
去除暴露出的该氮化硅蚀刻阻挡层；
于该基底上形成一金属层，并填满该无接界接触窗开口；以及
进行一化学机械研磨工艺，以去除该无接界接触窗开口外的该金属层。
7.如权利要求6所述的静态随机存取存储器的制造方法，其特征是，该氟全面植入工艺的植入剂量在5×1013cm-2～5×1014cm-2之间。
8.如权利要求6所述的静态随机存取存储器的制造方法，其特征是，该氟全面植入工艺的植入能量在2KeV～5KeV之间。
9.如权利要求6所述的静态随机存取存储器的制造方法，其特征是，该金属层的材质包括钨。
10.如权利要求6所述的静态随机存取存储器的制造方法，其特征是，该些自行对准金属硅化层选自于包括硅化钛、硅化钴、硅化镍与硅化钯的族群。
CN 02141154 2001-12-04 2002-07-08 金氧半导体晶体管的制造方法 Expired - Lifetime CN1198325C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/004,635 US6534354B1 (en) 2001-11-19 2001-12-04 Method of manufacturing MOS transistor with fluorine implantation at a low energy
US10/004,635 2001-12-04

Publications (2)

Publication Number Publication Date
CN1423314A true CN1423314A (zh) 2003-06-11
CN1198325C CN1198325C (zh) 2005-04-20

Family

ID=21711725

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 02141154 Expired - Lifetime CN1198325C (zh) 2001-12-04 2002-07-08 金氧半导体晶体管的制造方法

Country Status (1)

Country Link
CN (1) CN1198325C (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100399580C (zh) * 2004-11-29 2008-07-02 台湾积体电路制造股份有限公司 高电压晶体管元件及其制造方法
CN100403540C (zh) * 2004-04-27 2008-07-16 台湾积体电路制造股份有限公司 集成电路元件及其形成方法
CN100466195C (zh) * 2006-09-21 2009-03-04 联华电子股份有限公司 移除间隙壁的方法、金氧半导体晶体管元件及其制造方法
CN100466205C (zh) * 2004-06-22 2009-03-04 东部亚南半导体株式会社 半导体器件及其制造方法
CN101577225B (zh) * 2008-05-09 2011-05-11 茂德科技股份有限公司 形成氮化硅层于栅极氧化物膜上的制备方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100403540C (zh) * 2004-04-27 2008-07-16 台湾积体电路制造股份有限公司 集成电路元件及其形成方法
CN100466205C (zh) * 2004-06-22 2009-03-04 东部亚南半导体株式会社 半导体器件及其制造方法
CN100399580C (zh) * 2004-11-29 2008-07-02 台湾积体电路制造股份有限公司 高电压晶体管元件及其制造方法
CN100466195C (zh) * 2006-09-21 2009-03-04 联华电子股份有限公司 移除间隙壁的方法、金氧半导体晶体管元件及其制造方法
CN101577225B (zh) * 2008-05-09 2011-05-11 茂德科技股份有限公司 形成氮化硅层于栅极氧化物膜上的制备方法

Also Published As

Publication number Publication date
CN1198325C (zh) 2005-04-20

Similar Documents

Publication Publication Date Title
KR100431484B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US9514976B2 (en) Trench isolation implantation
US20050073051A1 (en) Semiconductor integrated circuit device and manufacturing method thereof
TW541659B (en) Method of fabricating contact plug
JP2006049808A (ja) 半導体装置および半導体装置の製造方法
JPH11251457A (ja) 半導体デバイス，メモリ・セル，およびその形成方法
JP2003297956A (ja) 半導体記憶装置及びその製造方法
US6096647A (en) Method to form CoSi2 on shallow junction by Si implantation
US6787914B2 (en) Tungsten-based interconnect that utilizes thin titanium nitride layer
US5624867A (en) Low temperature formation of palladium silicided shallow junctions using implant through metal/silicide technology
CN1198325C (zh) 金氧半导体晶体管的制造方法
US6534354B1 (en) Method of manufacturing MOS transistor with fluorine implantation at a low energy
CN1485895A (zh) 使用低能离子注入形成半导体器件的浅阱的方法
US5877085A (en) Method of manufacturing semiconductor device
US6780700B2 (en) Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide
US20040058556A1 (en) Method of manufacturing a metal oxide semiconductor transistor
US20110039408A1 (en) Semiconductor Device and Fabrication Method Thereof
US6410384B1 (en) Method of making an electric conductive strip
US6200870B1 (en) Method for forming gate
JP2003179071A (ja) Ｍｄｄおよび選択ｃｖｄシリサイドを用いて深いサブミクロンｃｍｏｓソース／ドレインを製造する方法
US20060128138A1 (en) Gate structure having diffusion barrier layer
JP2004186359A (ja) 半導体集積回路装置およびその製造方法
JP3094914B2 (ja) 半導体装置の製造方法
KR100940996B1 (ko) 반도체 소자의 실리사이드층 형성 방법
KR20020002644A (ko) 비트라인 콘택 안정화를 위한 추가이온주입에 따른층간절연막의 손상 발생을 방지할 수 있는 반도체 소자제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20050420

CX01 Expiry of patent term