JP5064766B2 - せん断応力を加えるための、半導体表面から異なる深さに誘電体ストレッサ要素を有するトランジスタ - Google Patents

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Description

本発明は、半導体デバイス及び処理に関する。より具体的には、本発明は、誘電体ストレッサ要素をもつ半導体デバイス及びその製造方法に関する。
圧縮応力又は引張応力を幾つかのタイプのトランジスタに加え、性能を向上させることができる。特に、長手方向の（電流の方向の）圧縮応力がチャネル領域に加えられるとき、ｐ型電界効果トランジスタ（「ｐ−ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＰＦＥＴ」）の性能が改善する。他方、長手方向の引張応力がチャネル領域に加えられるとき、ｎ型電界効果トランジスタ（「ｎ−ｔｙｐｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、ＮＦＥＴ」）の性能が改善する。
このようなトランジスタに圧縮応力又は引張応力を与えるために、種々の構造が提案された。場合によっては、有利な応力をトランジスタに加えるように、ＮＦＥＴ又はＰＦＥＴの近くに１つ又は複数のストレッサ要素を設けることが提案された。例えば、同一出願人による特許文献１は、ＮＦＥＴ又はＰＦＥＴを収容する活性半導体領域の外縁部の分離領域内に誘電体ストレッサ要素を埋め込む方法を説明する。この場合、誘電体ストレッサ要素及び分離領域が併合される。効率性を可能にしながら、これらの分離−ストレッサ要素が、応力適用機能、分離機能、及びこれらを製造するのに必要とされる処理についての潜在的に競合する要件を全て同時に満たす設計点を達成することが必要とされる。
米国特許公開第２００４／０１１３１７４号明細書 米国特許公開第２００５／００６７２９４号明細書
このように、周知の技術分野によると、ＮＦＥＴ又はＰＦＥＴに応力を加えるために用いられる誘電体ストレッサ要素は、分離領域を配置する位置に制約される。この制約を克服するために、さらに改善された構造体及び処理が待たれることが明白である。
ここに本発明の実施形態に従って提供される構造体及び方法は、例えば、こうしたストレッサ要素の配置、寸法、縁部等のような、ＰＦＥＴ又はＮＦＥＴと共に用いられる誘電体ストレッサ要素の位置が、ＰＦＥＴ又はＮＦＥＴを分離させるのに用いられる分離領域の位置に制約されないことを可能にする。したがって、本発明の一実施形態によると、「埋込み」誘電体ストレッサ要素によって、ＦＥＴのチャネル領域に応力が加えられる。類似した処理による、本発明の実施形態に従った他の誘電体ストレッサ要素が、活性半導体領域の主面に設けられた表面要素である。これらの表面誘電体ストレッサ要素は、通常分離領域が設けられた位置で、組み合わせられた分離−ストレッサ要素として働くことが好ましい。
本発明の実施形態よると、埋込み誘電体ストレッサ要素及び表面誘電体ストレッサ要素の組み合わせによって、ＦＥＴのチャネル領域にせん断応力が加えられる。したがって、本発明の実施形態によると、例えば、ソース領域が配置されるＦＥＴの側のようなＦＥＴの側において、埋込み誘電体ストレッサ要素が、活性半導体領域の一部の下に水平方向に延び、誘電体ストレッサ要素は、該活性半導体領域の下にある上面を有する。活性半導体領域と共有される埋込み誘電体ストレッサ要素の縁部は、上面から遠ざかる方向に延びる。本発明の好ましい実施形態によると、このような縁部は、トレンチ分離領域の縁部の配置より、ＰＦＥＴ又はＮＦＥＴのチャネル領域のより近くに作ることができる。それに加えて、表面誘電体ストレッサ要素が、ＦＥＴの別の側、すなわち、埋込み誘電体ストレッサ要素が配置される側の好ましくは反対側にある、活性半導体領域の主面に設けられる。埋込み誘電体ストレッサ要素及び表面誘電体ストレッサ要素は、協働して、ＦＥＴのチャネル領域と反対方向の応力を加え、そこにせん断応力が加えられる。
簡単な処理を提供し、集積回路又は「チップ」のＰＦＥＴ及びＮＦＥＴトランジスタを製造する本方法に組み込むことが可能な本発明の実施形態によって、圧縮応力及び／又は引張応力をＰＦＥＴトランジスタ又はＮＦＥＴトランジスタのチャネル領域に加える新しい方法が提供される。ここに説明される本発明の種々の実施形態によると、活性半導体領域の一部の下にある少なくとも１つの埋込み誘電体ストレッサ要素が、第１方向のＦＥＴのチャネル領域に応力を及ぼし、かつ、活性半導体領域の表面に設けられる少なくとも１つの表面誘電体ストレッサ要素が、該第１方向の反対の第２方向のチャネル領域に応力を及ぼすＦＥＴが、種々の形態で提供される。
図１は、表面誘電体ストレッサ領域１５０が、ＰＦＥＴのチャネル領域（図１には見えない）に、第１方向１５６の圧縮応力を加え、埋込み誘電体ストレッサ領域１５２が、ＰＦＥＴのチャネル領域に、反対の第２方向の圧縮応力を加える、本発明の実施形態によるＰＦＥＴ１００を示す上向きの平面図である。図１に示されるように、ＰＦＥＴの活性半導体領域１０４が、分離領域１０６によって部分的に境界付けられ、該分離領域は、例証のように、浅いトレンチ分離（「ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ」）領域となる。このように、ＳＴＩ領域１０６は、活性半導体領域１０４の境界又は「縁部」を定める。
ＰＦＥＴ１００を説明する際に、ＰＦＥＴの要素及び埋込み誘電体ストレッサ要素が配置される基準フレームを提供することが役立つ。コンパスの方向、すなわち、北、南、東、及び西が、ＰＦＥＴの説明のための有用な基準フレームを提供する。これらの方向は、記号１０１で示される。ＰＦＥＴ１００は、任意の配向で、真北の方向に向かう任意の角度で作動できるので、これらの方向が、真北、真南、真東及び真西の方向と一致する必要はない。寧ろ、記号１０１で示される方向は、互いに対するＰＦＥＴ１００の種々の要素の配置及び配向を説明するのに有用である。
ＳＴＩ領域１０６によって定められるように、活性半導体領域１０４の縁部は、ＰＦＥＴの長手方向（東−西）方向１１２において、西縁部１０８と、該西縁部の反対側にある東縁部１１０とを含む。ＳＴＩ領域１０６は、ＰＦＥＴの横断方向１１８において、北縁部１１４と、該北縁部の反対側にある活性半導体領域１０４の南縁部１１６とをさらに定める。図１にさらに示されるように、ゲート導体１２１及び誘電体側壁又はスペーサ１２３を含むゲート１２０が、ソース領域１２２とドレイン領域１２４との間の活性半導体領域の上にある。図１に示されるＰＦＥＴにおいて、第１及び第２の誘電体ストレッサ要素１５０、１５２が、圧縮応力を活性半導体領域１０４に加える。具体的には、活性半導体領域の上面（主面）にある第１の誘電体ストレッサ要素１５０が、活性半導体領域１０４の西縁部１０８を定める内縁部を有する。第２の（埋込み）誘電体ストレッサ要素１５２は、活性半導体領域の主面からの所定の深さに配置される。第２の誘電体ストレッサ要素１５２は、東縁部１１０において、活性半導体領域１０４の一部の下にある。
図１に示される圧縮誘電体ストレッサ要素は、「膨張した酸化物」の領域、すなわち、半導体基板の半導体材料が以前占めていた体積から少なくともわずかに膨張した酸化物の領域の形態であることが好ましい。矢印１５６及び１５８で示されるように、第１及び第２の誘電体ストレッサ要素は、対向する方向のＰＦＥＴのチャネル領域に応力を加える。これらの誘電体ストレッサ要素の効果は、活性半導体領域の対向する（西及び東）縁部１０８、１１０において、主面とは異なる深さで、反対方向の応力をＰＦＥＴのチャネル領域に加えることであり、せん断応力が該チャネル領域に加えられるようになる。
図２は、図１の線１Ｂ−１Ｂを通るＰＦＥＴ１００の断面図である。ここに示されるように、活性半導体領域１０４が、好ましくはシリコン基板であるバルク半導体基板１６２内に準備される。活性半導体領域１０４の表面は、半導体基板の主面１０５を定める。ゲート導体１２１及びスペーサ１２３を含むゲート１２０が、ゲート誘電体１２５によって該チャネル領域１３２から離間配置されるＰＦＥＴのチャネル領域１３２の上にある。チャネル領域１３２の縁部は、ゲート導体の第１の縁部１３４及びこれの反対側にある第２のゲート縁部１３６の長手方向位置によって決定される。任意の拡張及び／又はハロ領域１２６を含むソース領域１２２は、第１のゲート縁部１３４付近から、ＳＴＩ領域１０６の活性半導体領域の西縁部１０８まで延びる。任意の拡張及び／又はハロ領域１２７を含むドレイン領域１２４は、チャネル領域の第２の縁部１３６付近から、ＳＴＩ領域１０６の活性半導体領域の東縁部１１０まで延びる。
上述のように、第１の誘電体ストレッサ要素１５０は、主面１０５に上面を有し、そこから下方に延びる。第１の誘電体ストレッサ要素は、ＰＦＥＴのソース領域１２２が配置される活性半導体領域の西縁部を定める内縁部を有する。
第２の誘電体ストレッサ要素１５２は、半導体基板の主面１０５から第１の深さ１６０で配置される上面１４０を有する。図２に見られるように、第２の（埋込み）ストレッサ要素の上面は、主面から第１の深さまで下方に延びる活性半導体領域の厚さより下にある。第２の誘電体ストレッサ要素は、ドレイン領域１２４が配置される活性半導体領域の一部の下にある。これは、主面に配置された第１の誘電体ストレッサ要素と対照をなす。具体的には、第１の誘電体ストレッサ要素１５０は、主面から該主面より下方の深さまで延び、このような深さは、活性半導体領域の厚さより実質的に深くない。せん断方向に所望の応力を達成するために、第１の誘電体ストレッサ要素の最大深さを、第１の深さ１６０より実質的に深くすべきではない。第１の誘電体ストレッサ要素の最大深さは、第１の深さと同じであるか、又は幾分小さいことが好ましい。
第２の誘電体ストレッサ要素は、活性半導体領域の全体の下にはなく、第２の誘電体ストレッサ領域が、活性半導体領域と縁部１４２を共有する。この縁部は、ほぼ水平方向の上面１４０から遠ざかるように下方に延びる。誘電体ストレッサ要素の縁部１４２は、活性半導体領域の縁部１１０とゲート導体１２１の最も近い縁部（すなわち、第２のゲート縁部１３６）との間の概略中間に配置されることが好ましく、このような縁部１３６が点線で示される。上述のように、第１及び第２の誘電体ストレッサ要素の効果は、反対方向の応力を、活性半導体領域の対向する（西及び東）縁部１０８、１１０において、主面とは異なる深さで、ＰＦＥＴのチャネル領域に加えることであり、せん断応力が該チャネル領域に加えられるようになる。
図３は、ＮＦＥＴ１７０が準備され、一対の引張ストレッサ要素１７２、１７４が、活性半導体領域の西縁部１０８及び東縁部１１０に配置された、図１−図２に関して上述された実施形態の変形を示す。ここで、図１は、再び、ＮＦＥＴの対応する上から下への平面図として働き、図３は、図１の線１Ｂ−１Ｂを通るＮＥＦＴ１７０の断面図である。図２に示される圧縮誘電体ストレッサ要素とは異なり、図３に示される引張誘電体ストレッサ要素は、「つぶれた酸化物」の領域、すなわち、半導体基板の半導体材料が以前占めていた体積から少なくともわずかに縮んだ酸化物の領域の形態であることが好ましい。図３に示される構造体は、トランジスタの型（ＰＦＥＴではなくＮＦＥＴ）、ＮＦＥＴのそれぞれのソース領域、ドレイン領域、及びチャネル領域の各々に用いられるドーパントのタイプ、及び各々の誘電体ストレッサ要素１７２、１７４によって加えられる圧縮ではなく応力（引張）のタイプを除いて、図１−図２に関して上述されたものと同じである。したがって、図３に示されるように、活性半導体領域に接触状態にある上面１４４及び縁部１４６の両方を有する引張型埋込み誘電体ストレッサ要素１７４は、第１方向１８６の引張応力を活性半導体領域に加える。他方、引張型表面誘電体ストレサ要素１７２は、第２方向１８４の引張応力を活性半導体領域に加える。２つの誘電体ストレッサ要素によって加えられた応力を組み合わせて、矢印１８８で示されるような方向にチャネル領域１８２を「ねじる」傾向を有するせん断応力をＮＦＥＴのチャネル領域１８２に加える。
図１、図２に示されるＰＦＥＴは、圧縮ストレッサ要素を用いるものとして上記に説明され、図１、図３に示されるＮＦＥＴは、引張ストレッサ要素を用いるものとして説明される。しかしながら、ＰＦＥＴが圧縮ストレッサ要素だけを用い、又は、ＮＦＥＴが引張ストレッサ要素だけを用いる必要はない。代替的な実施形態において、図３に関して上述されたものに対応する位置に、ＰＦＥＴのための引張ストレッサ要素を設けることも可能であり、図２に関して上述されたものに対応する位置に、ＮＦＥＴのための圧縮ストレッサ要素を設けることも可能である。引張ストレッサ要素を有する個々のＰＦＥＴの性能は、圧縮ストレッサ要素を有する個々のＰＦＥＴと同程度ではないと考えられるが、チップのＰＦＥＴ及びＮＦＥＴの両方とも、このようなストレッサ要素がないチップに対して、引張ストレッサ要素を有するときに性能全体がさらに有利になり得る。
チップのＰＦＥＴ及びＮＦＥＴの両方が圧縮応力要素を有するとき、或いは、チップのＰＦＥＴ及びＮＦＥＴの両方が引張ストレッサ要素を有するとき、チップの性能全体が、さらに有利になり得る。ＦＥＴに加えられたせん断応力の有利な効果は、ＮＦＥＴに加えられた幾らかの圧縮応力又はＰＦＥＴに加えられた幾らかの引張応力の効果を克服するか、又は、少なくとも緩和することができるということである。実際に、引張型及び圧縮型のストレッサ要素の両方が提供されるものより必要とする製造ステップが少ないので、ＰＦＥＴ及びＮＦＥＴの両方が同じ型のストレッサ要素を有するこうした構成は、幾つかの用途に有利なものである。特に、相補型金属酸化膜半導体（「ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＣＭＯＳ」）チップにおいては、特定のチップ内に、１つの型（引張型又は圧縮型）の応力が加えられた要素だけを設けることが好都合である。この場合、ＰＦＥＴ又はＮＥＦＴのいずれかに加えられるせん断応力から得られる正味利益が、ＮＥＦＴに加えられるあまり好ましくない圧縮型の応力、又は、ＰＦＥＴに加えられるあまり好ましくない引張型の応力に正当な理由を与える。
図４は、図１及び図２を参照して示され、上述された実施形態の変形によるＦＥＴ２００の上向きの平面図である。ＦＥＴ２００については、埋込み誘電体ストレッサ要素１５２（図１）と類似した位置に配置され、これに類似した構成を有する、埋込み誘電体ストレッサ要素２５０が、ＦＥＴの西縁部２０８においてＦＥＴ２００のソース領域２２２の下にある。さらに、表面誘電体ストレッサ要素２５２が、図１に関して上述された表面誘電体ストレッサ要素１５０に類似した方法で、活性半導体領域の主面に類似した構成を有し、これから延びる。その他の場合は、トランジスタ及び埋込み誘電体要素２５０、２５２の全ての特徴は、示され、上述されたＰＦＥＴ１００のもの（図１及び図２）と同じであるか、又は類似している。ＦＥＴ２００がＰＦＥＴであるとき、誘電体ストレッサ要素が圧縮応力を有することが好ましい。他方、ＦＥＴ２００がＮＦＥＴであるとき、誘電体ストレッサ要素が引張応力を有することが好ましい。
図５は、本発明の別の実施形態によるＦＥＴ３００の上向きの平面図である。本発明のこの実施形態によるＦＥＴ３００は、埋込み誘電体ストレッサ要素及び表面誘電体ストレッサ要素の位置に関するものを除いて、ＰＦＥＴ１００（図１、図２）のものと類似している。図５に示されるように、埋込み誘電体ストレッサ要素３５２は、活性半導体領域の北縁部３１４、並びに、ソース領域３２２、ドレイン領域３２４、及びチャネル領域（ゲート導体３２１の下にあるので隠れていて見えない）の部分の下にある。表面誘電体ストレッサ要素３５０は、南縁部３１６の活性半導体領域の主面に配置される。
図６は、図５の線３Ｂ−３Ｂを通るＦＥＴ３６０の断面図をさらに示す。図６に示される特定の実施形態において、ＦＥＴ３６０はＮＥＦＴであり、誘電体ストレッサ要素は引張型であるので、これらの誘電体ストレッサ要素は、ＦＥＴの横断方向３５６、３５８（チャネル３８２の幅方向）に引張応力を加える。また、図３に関して示され、上述されたものと同様に、活性半導体領域と接触状態にある上面３４４及び縁部３４６の両方を有する埋込み引張誘電体ストレッサ要素３５２は、第１方向３５８の引張応力を活性半導体領域に加える。他方、表面引張誘電体ストレッサ要素３５０は、第２方向３５６の引張応力を活性半導体領域に加える。２つの誘電体ストレッサ要素によって加えられた応力を組み合わせ、ＮＦＥＴのチャネル領域３８２にせん断応力が加えられるので、該チャネル領域３８２は、矢印３８８で示される方向に「ねじれる」傾向を有する。
図７は、図５に関して上述された実施形態の変形を示す。図７は、図５の線３Ｂ−３Ｂを通るＰＦＥＴ３７０の断面図を示す。図７に示される特定の実施形態において、表面誘電体ストレッサ要素３７２及び埋込み誘電体ストレッサ要素３７４は圧縮型であるので、これらは、ＦＥＴの第１の横断方向３７６及び第２の横断方向３７８（チャネル３９２の幅方向）に圧縮応力を加える。２つの誘電体ストレッサ要素によって加えられた応力を組み合わせ、ＰＦＥＴのチャネル領域３９２にせん断応力が加えられるので、該チャネル領域３９２は、矢印３９８で示されるような方向に「ねじれる」傾向を有する。
ここで図８〜図１１を参照すると、上述された本発明の実施形態のいずれかを製造する例として、図１、図２に関して上述されたＦＥＴ１００を製造する方法が、ここに説明される。このような方法は、Ｃｈｏｅ他に付与された同一出願人による特許文献２に説明されるものと類似したプロセスを用いる。Ｃｈｏｅ他においては、シリコン基板の領域が注入され、処理されて、シリコン・オン・インシュレータ（「ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ、ＳＯＩ」）基板の埋込み酸化物層を形成する。多孔質シリコン領域が、ｐ型ドーパント（例えば、Ｇａ、Ａｌ、Ｂ、及びＢＦ２）のイオン注入、及び、その後の陽極酸化によって形成される。次に、多孔質シリコン領域が酸化されて、埋込み酸化物層を形成する。
本プロセスにおいて、埋込み誘電体ストレッサ要素が、活性半導体領域の一部だけ（全てではない）の下にある、例えば、シリコン基板のような半導体基板の位置に形成される。図８は、図１の線１Ｂ−１Ｂに対応する断面図を示す。図８に示されるように、例えば、フォトレジストのようなマスキング層４００がパターン形成され、基板１６２の主面２０７の下にある埋込み領域は、ｐ型ドーパントが注入され、「ポケット」ｐドープ領域４０２を形成する。注入されたとき、領域４０２におけるドーパント濃度は、約１×１０１９ｃｍ−３から約５×１０２０ｃｍ−３又はそれ以上までの範囲とすることができる。いずれの場合も、達成されるホウ素濃度は、著しく高くなければならず、すなわち、単結晶シリコンにおける通常の（ｐ−）ｐ型ドーパント濃度より、１桁又は複数桁高くなければならない。ドーパントは、本質的に、ホウ素（Ｂ）又はフッ化ホウ素（ＢＦ２）から成ることが好ましいが、代わりにガリウム（Ｇａ）及びアルミニウム（Ａｌ）を用いることもできる。イオンを半導体基板１６２内に注入する深さが、誘電体ストレッサ要素の厚さを決定する。注入が行われるエネルギーに従って、注入の深さが選択される。この注入はフォトリソグラフィによりパターン形成されたマスキング層を通して行われるので、領域４０２に注入するプロセスが、注入された領域の縁部４０３を定め、このような縁部４０３は、注入された領域の水平方向の上面４０１から遠ざかる方向に延びる。
その後、図９に示されるように、表面に注入された領域４２２が、半導体基板の表面の位置に形成され、主面４０７から基板１６２内に下方に延びる。プロセスのこの段階で示されるように、例えば、フォトレジトのような第２のマスキング層４１０が堆積され、パターン形成され、領域４２２は、図８に関して上述されたものと類似したプロセスを用いて、ｐ型ドーパントが注入され、表面のｐ型ドープ領域を形成する。
その後、第２のマスキング層４１０が剥離され、半導体基板に陽極酸化プロセスが行われ、ポケットのｐドープ領域４０２及び表面のｐドープ領域４２２を多孔質の埋込み半導体領域に変換する。陽極酸化処理の結果として、ポケットのｐドープ領域４０２及び表面のｐドープ領域は、多孔質の半導体領域になる。
陽極酸化処理は、次のとおりである。本質的にシリコンから成ることが好ましく、ｐ型埋込み注入ポケット領域を有する半導体基板１６２が、フッ化水素（ＨＦ）の溶液を含む浴内に配置されるか、又は、好ましくは浸漬され、白金電極も配置される。半導体基板１６２は、電流源の正端子に接続され、白金電極は、正端子に接続された電流源と導通状態に接続された該電極源の負端子に接続される。電流源は、陽極酸化電流を、半導体基板及び陽極酸化プロセスを制御するＨＦ溶液に供給する。陽極酸化電流の存在下で、ＨＦ溶液は、単結晶半導体（シリコン）を通して、より高い濃度のｐ型ドープポケット領域に容易に拡散する。
これらのより高い濃度のポケット領域において、ＨＦ溶液は、高度にドープされたｐ型シリコンと反応して、図９に示される注入された領域４０２、４２２の位置に多孔質シリコン領域４４２、４４４（図１０）を形成する。以下に図１０を参照して説明されるように、このステップは、付加的なマスキング層４０８を形成する前に行われる。陽極酸化電流は、このプロセスの結果もたらされる多孔質シリコン領域４４２、４４４の多孔度又は密度によって、１ｍＡ／ｃｍ２から１００ｍＡ／ｃｍ２までの範囲になる。シリコン内のホウ素又は他のｐ型ドーパントの濃度、及び陽極酸化電流の大きさの両方を用いて、多孔度を制御することができる。つまり、これらのパラメータは、それぞれの体積によって分割される多孔質シリコン領域内に残るシリコンの質量によって測定される、結果として得られる多孔質シリコン領域の密度を制御する。例えば、低多孔度領域、つまり、相対的に高い密度を有する領域は、元のシリコン基板密度の約４４％より大きい密度を有する。他方、高多孔度領域、つまり、相対的に低い密度を有する領域は、元のシリコン基板の密度の約４４％より小さい密度を有する。
次に、陽極酸化の後、基板に水素ベークが施され、シリコン内に残っている注入されたホウ素の大部分を除去する。このような高濃度が、異なるようにドープされたトランジスタの領域、すなわち、チャネル領域、ソース及びドレイン領域、ハロ及び／又は拡張領域を次に定めるのに用いられるプロセスを妨げることを回避するために、この段階においてシリコン基板から高濃度のホウ素を除去することが必要である。水素ベークは、約３０秒から３０分までの範囲の時間、摂氏約８００度（「Ｃ」）から１０００度Ｃの範囲の温度で行われる。
陽極酸化及びポストベーク・プロセスの後、多孔質シリコンの領域４４２、４４４（図１０）が、以前に注入された領域４０２、４２２と少なくともほぼ同一の広がりをもつ位置に残る。多孔質シリコン領域は、多数のボイドを含む領域である。電子顕微鏡で見たとき、多孔質シリコン領域は、スポンジ又は発泡材料に類似した外観を有し、残りのシリコン材料の構造体を結合させることによって共に支持される多数のボイドを有する。多孔質シリコン領域における多孔度は、埋込みポケット領域内のホウ素の初期濃度によって、少なくとも部分的に決定される。上述のように、ポケット領域内に注入されたホウ素のドーズ量を適切に選択することによって、及び／又は、陽極酸化電流の量を制御することによって、埋込みポケット領域から、わずかな質量又はずっと大きい質量のシリコン材料を除去することが可能である。
図１０にさらに示されるように、例えば、ハードマスク、窒化シリコンのような、更に別のマスキング層４０８が、基板の主面４０７の上に堆積され、パターン形成される。次に、基板１６２が、このマスキング層を用いてパターン形成され、埋込み多孔質領域４４２の上にあるシリコン４０６の上部領域にトレンチ４１５を形成し、活性半導体領域の縁部１１０を定める。埋込み多孔質シリコン領域４４２を露出する位置において、トレンチ４１５がエッチングされる。
その後、図１１に示されるように、上に窒化シリコンのスペーサ４１２を形成することなどによって、マスキング層４０８が剥離され、活性半導体領域の縁部が、適切に保護される。その後、ここで、埋込み多孔質シリコン領域及び表面多孔質領域の両方が、少なくとも上面から露出されるので、露出された多孔質シリコン領域の両方に、図１を参照して上述された誘電体ストレッサ要素１５０、１５２を形成する酸化プロセスが施される。
多孔質領域内の多孔度によって、誘電体ストレッサ要素が、半導体基板の隣接する部分に圧縮応力又は引張応力を加える。この結果が、次のように説明される。二酸化シリコンの体積は、２．２５：１の比でシリコンより大きい。したがって、各々の多孔質シリコン領域内に残るシリコンの比は、１／２．２５より大きい（すなわち、多孔質シリコン領域の体積内にある残りのシリコン質量は、元の質量の約４４％より大きい）とき、結果として得られる二酸化シリコンが膨張し、多孔質領域が酸化されたとき、誘電体領域に、圧縮応力をかけるようになる。別の言い方をすれば、多孔度が５６％より小さいとき、すなわち、多孔質シリコン領域の定められた体積から除去された質量の量が元の質量の５６％より小さいとき、結果として得られる二酸化シリコンが膨張し、圧縮応力をかけるようになる。
反対に、多孔度が５６％より大きいとき、結果として得られる二酸化シリコンが収縮し、結果として得られる誘電体領域に引張応力をかけるようになる。上述のように、領域にホウ素が注入される条件及び陽極酸化プロセスの条件によって、多孔度が少なくとも部分的に決定される。一般に、注入されたホウ素濃度がより高い場合、多孔度はより高いものとなり、注入されたホウ素濃度がより低い場合、多孔度はより低いものとなる。また、一般に、陽極酸化プロセスの電流密度がより高いとき、より高い多孔度を達成することができる。反対に、電流密度がより低いとき、低い多孔度が達成される。
上記に述べられたプロセスにおいて、注入された領域の縁部が、リソグラフィにより定められる。したがって、その結果、多孔質シリコン領域の範囲が、このようなリソグラフィ処理によって少なくとも部分的に決定されることになる。よって、ドーパントを注入し、注入された領域を形成するときに、基板をマスクするのに用いられるリソグラフィ処理によって、多孔質シリコン領域を酸化する結果もたらされる誘電体ストレッサ領域の縁部の位置が、少なくとも部分的に決定される。
周知の従来技術の処理による図１に示されるように、上記の方法で表面誘電体ストレッサ要素１５０及び埋込み誘電体ストレッサ要素１５２（図１）を形成した後、トレンチ４１５（図１１）が、シリコンの酸化物（例えば、二酸化シリコン）のような誘電体材料で充填され、トレンチ分離（「ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＴＩ」）領域又は浅いトレンチ分離（「ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ」）領域１０６を形成する。このような従来技術の処理は、典型的には、トレンチを、酸化物誘電体で充填すること、化学機械的研磨（「ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ、ＣＭＰ」）又はエッチバック・プロセスを行って、堆積された酸化物の厚さをハードマスク（窒化物）層の上部に減少させること、続いて残りの窒化物のハードマスクを剥離することを含み、その結果、図１１に示される構造体がもたらされる。こうしたプロセスにおいて、高密度プラズマ（「ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ、ＨＤＰ」）技術、及び／又は、例えば、テトラエチルオルトシリケート（「ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ、ＴＥＯＳ」）の前駆体からの堆積を含むことができる、低圧ＣＶＤ（「ＬＰＣＶＤ」）、プラズマ強化ＣＶＤ（「ＰＥＣＶＤ」）等を含む他の化学気相成長（「ＣＶＤ」）技術を介して、誘電体充填物が堆積される。誘電体材料は、例えば、誘電体充填物の堆積前に、トレンチの内壁の内側を覆う、例えば、窒化シリコンのような窒化物を含むことができる。
図１−図２に示されるように、埋込み誘電体ストレッサ要素を形成した後、ゲート導体１２１、誘電体スペーサ１２３、並びに、拡張及び／又はハロ領域１２６、１２７を含むソース領域１２２及びドレイン領域１２４が形成される。これにより、図１の断面図に示されるような誘電体ストレッサ要素１５０、１５２を有する、ＦＥＴ１００の形成が完成する。
本発明は特定の好ましい実施形態に従って説明されたが、当業者であれば、上に添付された特許請求の範囲だけにより制限される本発明の真の範囲及び精神から逸脱することなく、多くの修正及び向上をなし得ることを理解するであろう。
本発明の実施形態によるＦＥＴの上向きの平面図である。 図１に示されるＦＥＴの線１Ｂ−１Ｂに沿った断面図である。 図１に示されるＦＥＴの変形の線１Ｂ−１Ｂに沿った断面図である。 本発明の別の実施形態によるＦＥＴの上向きの平面図である。 本発明のさらに別の実施形態によるＦＥＴの上向きの平面図である。 図５に示されるＦＥＴの線３Ｂ−３Ｂに沿った断面図である。 図５に示されるＦＥＴの変形の線３Ｂ−３Ｂに沿った断面図である。 特定の断面が図１の線１Ｂ−１Ｂに対応する、図１に示されるようなＦＥＴを製造するプロセスを示す断面図である。 特定の断面が図１の線１Ｂ−１Ｂに対応する、図１に示されるようなＦＥＴを製造するプロセスを示す断面図である。 特定の断面が図１の線１Ｂ−１Ｂに対応する、図１に示されるようなＦＥＴを製造するプロセスを示す断面図である。 特定の断面が図１の線１Ｂ−１Ｂに対応する、図１に示されるようなＦＥＴを製造するプロセスを示す断面図である。
符号の説明
１００、３７０：ＰＦＥＴ
１０４：活性半導体領域
１０６：分離領域
１２０：ゲート
１２１、３２１：ゲート導体
１２２、２２２：ソース領域
１２３：スペーサ
１２４：ドレイン領域
１３２、１８２：チャネル領域
１５０、２５２、３５０、３７２：表面誘電体ストレッサ要素
１５２、２５０、３５２、３７４：埋込み誘電体ストレッサ要素
１６２：基板
１７０：ＮＦＥＴ
２００、３００、３６０：ＦＥＴ
４００、４０８、４１０：マスキング層
４１５：トレンチ

Claims (15)

  1. 主面と、前記主面から該主面より下方の第１の深さまで延びる厚さとを有する活性半導体領域と、
    全てが前記活性半導体領域内に配置されたチャネル領域、ソース領域、及びドレイン領域を有する電界効果トランジスタ（「ＦＥＴ」）であって、前記チャネル領域の長さが、該活性半導体領域の長手方向に配向され、該チャネル領域の幅が、前記長手方向を横断する該活性半導体領域の横断方向に配向された、電界効果トランジスタ（「ＦＥＴ」）と、
    前記活性半導体領域の第１の縁部に横方向に隣接し、該活性半導体領域の前記主面から、前記第１の深さより実質的に深くない深さまで下方に延びる、第１の誘電体ストレッサ要素と、
    前記第１の縁部の反対側にある前記活性半導体領域の第２の縁部において該活性半導体領域の一部だけの下にあり、前記第１の深さで水平方向に延びる上面を有し、前記上面から遠ざかる方向に延びる縁部を該活性半導体領域と共有する、第２の誘電体ストレッサ要素と
    を備え、
    前記第１の誘電体ストレッサ要素は、第１方向の第１応力を前記チャネル領域に加え、前記第２の誘電体ストレッサ要素は、前記第１方向と反対の第２方向の第２応力を前記チャネル領域に加え、前記第１応力及び前記第２応力が、協働してせん断応力を前記チャネル領域に加える、チップ。
  2. 前記第１の誘電体ストレッサ要素は、圧縮応力を前記第１方向にかけ、前記第２の誘電体ストレッサ要素は、圧縮応力を前記第２方向にかける、請求項１に記載のチップ。
  3. 前記第１の誘電体ストレッサ要素は、引張応力を前記第１方向にかけ、前記第２の誘電体ストレッサ要素は、引張応力を前記第２方向にかける、請求項１に記載のチップ。
  4. 前記活性半導体領域は、前記活性半導体領域の長手方向において、西縁部と、前記西縁部から離れた東縁部とを有し、かつ、該活性半導体領域の横断方向において、北縁部と、前記北縁部から離れた南縁部とを有し、前記第２の誘電体ストレッサ要素は、トレンチ分離領域と接触し、前記トレンチ分離領域は、前記北縁部、前記東縁部、前記南縁部、及び前記西縁部の少なくとも１つを該活性半導体領域と共有する、請求項１に記載のチップ。
  5. 前記第２の誘電体ストレッサ要素の前記縁部は、前記第２の誘電体ストレッサ要素の前記上面から遠ざかる方向に延びる、請求項１に記載のチップ。
  6. 前記ＦＥＴは、前記チャネル領域の上にあり、垂直配向に配向された第１のゲート縁部と、前記第１のゲート縁部の反対側にある垂直方向に配向された第２のゲート縁部とをもつ導電性部分を有するゲート導体をさらに含み、前記第２の誘電体ストレッサ要素の前記縁部は、前記トレンチ分離領域と前記第２のゲート縁部との間の概略中間に配置される、請求項４に記載のチップ。
  7. 前記活性半導体領域の前記北縁部及び前記南縁部、並びに前記東縁部の各々が、前記トレンチ分離領域と共有され、前記第２の誘電体ストレッサ要素は、該北縁部及び該南縁部の全長より実質的に少なく接触しており、前記第１の誘電体ストレッサ要素は、前記活性半導体領域の該西縁部を分離するように働く、請求項４に記載のチップ。
  8. 西縁部、東縁部、北縁部、及び南縁部を有し、前記西縁部と前記東縁部との間の方向の長手方向と、前記北縁部と前記南縁部との間の方向の横断方向とをもち、主面と、前記主面から該主面より下方の第１の深さまで延びる厚さとを有する、活性半導体領域と、
    全てが前記活性半導体領域内に配置されたチャネル領域、ソース領域、及びドレイン領域を有する電界効果トランジスタ（「ＦＥＴ」）であって、前記チャネル領域の長さは前記長手方向に配置され、該チャネル領域の幅は前記横断方向に配置される、電界効果トランジスタ（「ＦＥＴ」）と、
    前記活性半導体領域の前記北縁部、前記南縁部、前記東縁部、又は前記西縁部の少なくとも１つを含む第１の縁部に横方向に隣接して配置され、該活性半導体領域の前記主面から、前記第１の深さより実質的に深くない深さまで延びる、第１の誘電体ストレッサ要素と、
    前記活性半導体領域の前記北縁部、前記南縁部、前記東縁部、又は前記西縁部の少なくとも１つを含み、前記第１の縁部から離れた第２の縁部の下にあり、前記第１の深さで水平方向に延びる上面を有し、前記上面から遠ざかる方向に延びる第３の縁部を該活性半導体領域と共有する、第２の誘電体ストレッサ要素と
    を備え、
    前記第１の誘電体ストレッサ要素は、第１方向の第１応力を前記チャネル領域に加え、前記第２の誘電体ストレッサ要素は、前記第１方向と反対の第２方向の第２応力を前記チャネル領域に加え、前記第１応力及び第２応力が協働して、せん断応力を前記チャネル領域に加える、チップ。
  9. 前記第１の誘電体ストレッサ要素は、圧縮応力を前記第１方向にかけ、前記第２の誘電体ストレッサ要素は、圧縮応力を前記第２方向にかける、請求項８に記載のチップ。
  10. 前記第１の誘電体ストレッサ要素は、引張応力を前記第１方向にかけ、前記第２の誘電体ストレッサ要素は、引張応力を前記第２方向にかける、請求項８に記載のチップ。
  11. 電界効果トランジスタ（「ＦＥＴ」）デバイスを製造する方法であって、
    基板の水平方向に延びる活性半導体領域の一部の主面より下方の第１の深さに上面を有する水平方向に延びる埋込み多孔質半導体領域であって、多数のボイドと、前記埋込み多孔質半導体領域を形成するプロセスのパラメータによって選択される第１の密度を有し、前記第１の密度は、前記活性半導体領域の第２の密度より実質的に低いものである、埋込み多孔質半導体領域を形成するステップと、
    前記主面から前記埋込み多孔質半導体領域の反対側にある前記活性半導体領域の側で前記第１の深さより実質的に深くない第２の深さまで延び、第１の半導体を含み、多数のボイド及び前記第１の密度を有する、表面多孔質半導体領域を形成するステップと、
    前記埋込み多孔質半導体領域及び前記表面多孔質半導体領域内に含まれる第１の半導体を酸化させ、埋込み誘電体ストレッサ要素及び表面誘電体ストレッサ要素をそれぞれ形成するステップと、
    全てが前記活性半導体領域内に配置されたチャネル領域、ソース領域、及びドレイン領域を有する電界効果トランジスタ（「ＦＥＴ」）を形成するステップと
    を含み、
    前記埋込み誘電体ストレッサ要素及び前記表面誘電体ストレッサ要素は、前記ＦＥＴの前記チャネル領域上に圧縮応力又は引張応力のいずれかを加え、前記多孔質半導体領域の前記第１の密度は、前記応力が圧縮応力であるか又は引張応力であるかを決定し、該埋込み誘電体ストレッサ要素及び該表面誘電体ストレッサ要素によって加えられる前記応力が協働してせん断応力を該ＦＥＴの前記チャネル領域に加える、方法。
  12. 前記埋込み多孔質半導体領域及び前記表面多孔質半導体領域を形成する前記ステップは、マスク内の開口部を通してドーパントを前記基板の領域内に注入するステップと、該基板を陽極酸化プロセスにさらすステップとを含む、請求項１１に記載の半導体デバイスを製造する方法。
  13. 前記埋込み多孔質半導体領域及び前記表面多孔質半導体領域を形成する前記ステップは、該埋込み多孔質半導体領域及び該表面多孔質半導体領域内の前記ドーパントの濃度を減少させるためのプレベーク・プロセスをさらに含む、請求項１２に記載の半導体デバイスを製造する方法。
  14. 前記注入するステップが行われるとき、前記埋込み多孔質半導体領域を形成する際に前記ドーパントが注入される前記半導体基板の前記領域は、前記活性半導体領域の下にある、請求項１２に記載の半導体デバイスを製造する方法。
  15. 前記埋込み誘電体ストレッサ要素の前記縁部は、前記半導体基板の前記領域に注入する前記ステップの際にフォトリソグラフィにより決定される、請求項１２に記載の半導体デバイスを製造する方法。
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