CN116454017A - Soi衬底、soi衬底的制备方法及soi器件 - Google Patents

Abstract

本发明提供一种SOI衬底、SOI衬底的制备方法及SOI器件，该SOI衬底包括：基底、第二埋氧层、中间层、功能介质层及顶层半导体层，其中，基底包括支撑衬底及第一埋氧层；第二埋氧层位于基底上方，且第二埋氧层中包括至少一个自第二埋氧层的底面开口并贯穿第二埋氧层的凹槽；中间层位于第一埋氧层与第二埋氧层之间，且位于凹槽中的中间层部分作为凸起结构；功能介质层至少覆盖凸起结构的顶面；顶层半导体层覆盖第二埋氧层及功能介质层的显露表面。本发明通过凸起结构以及位于凸起结构及顶层半导体层之间的功能介质层的设置，在利用SOI衬底形成器件时，减小了器件的寄生电容及漏电流，同时可以降低制作衬底的工艺难度。

Description

SOI衬底、SOI衬底的制备方法及SOI器件

技术领域

本发明涉及半导体器件领域，特别是涉及一种SOI衬底、SOI衬底的制备方法及SOI器件。

背景技术

全耗尽型绝缘体上硅(FDSOI)的器件的阈值电压普遍采用背栅偏压调节的技术，施加偏压后器件的工作状态可灵活调整，使其满足低功耗/高性能等不同场景下的应用需求，如图1所示，为FDSOI的结构示意图，由于FDSOI的埋氧层(BOX)层较薄，一般在20nm左右，氧化层在高温键合工艺中的可塑性降低，超薄的BOX对衬底的制备工艺造成了较大挑战，使制作衬底的成本提高；如图2及图3所示，分别为绝缘体上硅(SOI)器件的一种结构示意图及SOI器件的另一种结构示意图，包括支撑衬底01、埋氧层02、顶层半导体层03、N型阱011、P型阱012、P型掺杂区031、N型掺杂区032、顶栅04、栅介质层05、隔离结构06、沟道07及侧墙08，目前，尽管FDSOI的埋氧层已经减薄至20nm，但其仍是一个比较厚的背栅栅介质，不利于背栅极调控，并导致器件的寄生电容相对较大，且采用现有的FDSOI衬底制备工艺，也很难再把埋氧层进一步减薄，难以利用背栅调节器件的工作状态。

因此，急需寻找一种利于背栅对器件的调控且制作工艺简单的SOI衬底。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SOI衬底、SOI衬底的制备方法及SOI器件，用于解决现有技术中性能较好的SOI衬底的埋氧层的键合工艺难度较高、背栅对器件的调节容易受限的问题。

为实现上述目的及其他相关目的，本发明提供一种SOI衬底，包括：

基底，包括支撑衬底及位于所述支撑衬底上方的第一埋氧层；

第二埋氧层，位于所述基底上方，且所述第二埋氧层中包括至少一个自所述第二埋氧层的底面开口并贯穿所述第二埋氧层的凹槽；

中间层，位于所述第一埋氧层与所述第二埋氧层之间，且位于所述凹槽中的所述中间层部分作为凸起结构；

功能介质层，至少覆盖所述凸起结构的顶面；

顶层半导体层，覆盖所述第二埋氧层及所述功能介质层的显露表面。

可选地，所述功能介质层的上表面不低于所述顶层半导体层的下表面。

可选地，所述凸起结构的截面形状包括单阶层形、双阶层形、多阶层形中的至少一种。

可选地，所述中间层中还包括底部导电层，所述底部导电层位于所述第一埋氧层的上方，且所述凸起结构位于所述底部导电层的上表面，所述第二埋氧层位于所述底部导电层的上方。

可选地，所述中间层中还设置有覆盖所述底部导电层底面的第三埋氧层，所述第三埋氧层覆盖所述第一埋氧层的上表面。

可选地，所述功能介质层覆盖所述中间层的显露表面。

可选地，所述基底中还设置有高阻中间层，所述高阻中间层位于所述第一埋氧层及所述支撑衬底之间。

本发明还提供一种SOI衬底的制备方法，包括以下步骤：

提供一半导体层，于所述半导体层上表面形成绝缘材料层；

于所述绝缘材料层中形成至少一个底面显露出所述半导体层的凹槽，形成所述凹槽后的所述绝缘材料层作为所述第二埋氧层，并形成至少覆盖所述半导体层的显露表面的功能介质层；

于所述功能介质层上表面形成至少填充所述凹槽的中间层，其中位于所述凹槽内的所述中间层部分作为凸起结构；

提供一基底，所述基底包括支撑衬底及位于所述支撑衬底上方的第一埋氧层，以所述第一埋氧层的上表面与所述中间层远离所述半导体层的表面作为键合表面进行键合；

减薄所述半导体层以得到顶层半导体层。

可选地，所述半导体层包括依次层叠的第一衬底、第四埋氧层及所述顶层半导体层。

可选地，减薄所述半导体层的方法包括化学机械研磨、氢离子剥离。

可选地，所述凹槽的底面延伸至所述顶层半导体层中。

可选地，形成所述凸起结构的同时，还包括形成覆盖所述凸起结构及所述第二埋氧层的显露表面的底部导电层的步骤。

可选地，形成所述底部导电层之后，将所述第一埋氧层的上表面与所述中间层远离所述半导体层的表面作为键合表面进行键合之前，还包括于所述底部导电层的显露表面形成第三埋氧层的步骤。

可选地，形成的所述功能介质层覆盖所述中间层的显露表面。

本发明还提供一种SOI器件，其特征在于，所述SOI器件包括至少一个如上述所述的SOI衬底。

如上所述，本发明的SOI衬底、SOI衬底的制备方法及SOI器件，具有以下有益效果：本发明的SOI衬底、SOI衬底的制备方法及SOI器件，通过设置所述凸起结构，并于所述顶层半导体层及所述凸起结构之间设置覆盖所述凸起结构顶端的所述功能介质层，在利用所述SOI衬底形成SOI器件时，所述凸起结构可以充当背栅，背栅与器件的顶栅互相配合，增强了器件中背栅的调控能力，减弱了所述支撑衬底对器件的影响，减小了器件中所述顶层半导体层与所述中间层之间的寄生电容，且由于所述第一埋氧层的设置，隔绝了所述中间层与所述支撑衬底之间的漏电通路，进一步减小了所述中间层与所述支撑衬底之间的寄生电容；此外，所述凸起结构的设置还屏蔽了利用所述SOI衬底形成的不同器件下方背栅电极之间的漏电通路、PN结电容；通过调控所述功能介质层的厚度即可有效调控充当背栅的所述中间层的静电控制能力，使SOI器件具有稳定均一的电学性能，还可增强所述功能介质层用于阻止杂质在所述顶层半导体层及所述中间层之间互相扩散的能力，避免影响器件性能；当所述凸起结构延伸至所述顶层半导体层中，可以减少所述顶层半导体层的厚度，使所述顶层半导体层中的导电沟道区域更容易耗尽，减小了器件的导通电阻，进一步减小了器件的寄生电容及漏电流；通过于所述第一埋氧层及所述支撑衬底之间设置所述高阻层，拓宽了所述SOI衬底的应用领域，实现了利用所述SOI衬底进行射频器件的制作；另外，所述凸起结构的设置，降低了制备所述SOI衬底的工艺难度，继而有效降低了形成具有高质量背栅的器件的工艺难度，具有高度产业利用价值。

附图说明

图1显示为FDSOI的结构示意图。

图2显示为SOI器件的一种结构示意图。

图3显示为SOI器件的另一种结构示意图。

图4显示为本发明的SOI衬底中设置有单阶形的凸起结构的结构示意图。

图5显示为本发明的SOI衬底中设置有单阶形以及双阶形的凸起结构的结构示意图。

图6显示为本发明的SOI衬底中设置有第三埋氧层的结构示意图。

图7显示为本发明的SOI衬底的制备工艺流程图。

图8显示为本发明的SOI衬底的半导体层的一种结构示意图。

图9显示为本发明的SOI衬底的形成绝缘材料层后的一种结构示意图。

图10显示为本发明的SOI衬底的形成第二埋氧层后的一种结构示意图。

图11显示为本发明的SOI衬底的形成功能介质层后的一种结构示意图。

图12显示为本发明的SOI衬底的形成凸起结构及底部导电层后的一种结构示意图。

图13显示为本发明的SOI衬底的第一埋氧层的上表面与中间层远离半导体层的表面键合的一种结构的示意图。

图14显示为本发明的SOI衬底的形成第三埋氧层后的一种结构示意图。

图15显示为本发明的SOI衬底的第一埋氧层与第三埋氧层键合的一种结构示意图。

图16显示为本发明的SOI衬底的基底内仅包括所述支撑衬底的结构示意图。

图17显示为本发明的SOI衬底的一种结构示意图。

图18显示为本发明的SOI衬底的半导体层的另一种结构示意图。

图19显示为本发明的SOI衬底的形成绝缘材料层后的另一种结构示意图。

图20显示为本发明的SOI衬底的形成第二埋氧层后的另一种结构示意图。

图21显示为本发明的SOI衬底的形成功能介质层后的另一种结构示意图。

图22显示为本发明的SOI衬底的形成凸起结构及底部导电层后的另一种结构示意图。

图23显示为本发明的SOI衬底的第一埋氧层的上表面与中间层远离半导体层的表面键合的另一种结构的示意图。

图24显示为本发明的SOI衬底的形成第三埋氧层后的另一种结构示意图。

图25显示为本发明的SOI衬底的第一埋氧层与第三埋氧层键合的另一种结构示意图。

图26显示为本发明的SOI衬底的另一种结构示意图。

图27显示为本发明的SOI衬底的第三种结构示意图。

图28显示为本发明的SOI衬底的第四种结构示意图。

图29显示为本发明的SOI器件的结构示意图。

元件标号说明

01 衬底

011 N型阱

012 P型阱

02 埋氧层

03 顶层半导体层

031 P型掺杂区

032 N型掺杂区

04 顶栅

05 栅介质层

06 隔离结构

07 沟道

08 侧墙

1 基底

11 支撑衬底

12 第一埋氧层

2 第二埋氧层

21 凹槽

3 中间层

31 凸起结构

32 底部导电层

33 第三埋氧层

4 功能介质层

5 顶层半导体层

6 半导体层

61 第一衬底

62 第四埋氧层

63 第二衬底

7 绝缘材料层

81 栅介质层

82 顶栅

83 侧墙

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。

请参阅图1至图29。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

实施例一

本实施例提供一种SOI衬底，如图4及图5所示，分别为所述SOI衬底中设置有单阶形的凸起结构31的结构示意图及所述SOI衬底中设置有单阶形和双阶形的凸起结构的结构示意图，所述SOI衬底包括：基底1、第二埋氧层2、中间层3、功能介质层4以及顶层半导体层5，其中，所述基底1包括支撑衬底11及位于所述支撑衬底11上方的第一埋氧层12；所述第二埋氧层2位于所述基底1上方，且所述第二埋氧层2中包括至少一个自所述第二埋氧层2的底面开口并贯穿所述第二埋氧层2的凹槽21；所述中间层3位于所述第一埋氧层12与所述第二埋氧层2之间，且位于所述凹槽21中的所述中间层3部分作为凸起结构31；所述功能介质层4至少覆盖所述凸起结构31的顶面；所述顶层半导体层5覆盖所述第二埋氧层2及所述功能介质层4的显露表面。

具体的，所述支撑衬底11的材质包括硅、碳化硅、锗硅或者其他适合的半导体材料。

具体的，在满足所述SOI衬底的性能的情况下，所述支撑衬底11的截面形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，所述第一埋氧层12的材质包括二氧化硅或者其他适合的介电材料。

具体的，在满足所述SOI衬底的性能的情况下，所述第一埋氧层12的形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，所述第二埋氧层2的材质包括二氧化硅或者其他适合的介电材料。

具体的，在满足所述SOI衬底的性能的情况下，所述第二埋氧层2的截面形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，在满足所述SOI衬底的性能的情况下，所述凹槽21的深度、数量、截面尺寸可根据实际情况进行选择，在此不做限制。这里的深度指的是所述凹槽21的开口到底面之间的垂直距离。在本实施例中，所述凹糟21的深度可与所述第二埋氧层2的高度保持一致，也可小于所述第二埋氧层2的高度。

具体的，所述凸起结构31的材质包括多晶硅或者其他适合的材质。

具体的，相较于单晶硅，利用多晶硅材质作为所述凸起结构31可大大降低所述SOI衬底的制备成本及工艺难度。

作为示例，所述凸起结构31的截面形状包括单阶层形、双阶层形、多阶层形中的至少一种，也可以是其他适合的形状。

具体的，在满足所述SOI衬底的性能的情况下，所述凸起结构31的尺寸可根据实际情况进行选择，在此不做限制。

作为示例，所述中间层3中还包括底部导电层32，所述底部导电层32位于所述第一埋氧层2的上方，且所述凸起结构31位于所述底部导电层32的上表面，所述第二埋氧层2位于所述底部导电层32的上方。

具体的，所述底部导电层32的材质包括多晶硅或者其他适合的材质。

具体的，在满足所述SOI衬底的性能的情况下，所述底部导电层32的截面形状及厚度可根据实际情况进行选择，在此不做限制。

作为示例，如图6所示，为所述SOI衬底中设置有所述第三埋氧层33的结构示意图，所述中间层3中还设置有覆盖所述底部导电层32底面的第三埋氧层33，所述第三埋氧层33覆盖所述第一埋氧层12的上表面。

具体的，所述第三埋氧层33的材质包括二氧化硅或者其他适合的介电材料。

具体的，在满足所述SOI衬底的性能的情况下，所述第三埋氧层33的形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，所述功能介质层4的材质包括SiO₂、SiN、SiNO、HfO₂中的至少一种，也可以是其他适合的介电材料。

具体的，在满足所述SOI衬底的性能的情况下，所述功能介质层4的厚度可根据实际情况进行选择，在此不做限制。

具体的，所述顶层半导体层5的材质包括硅、碳化硅、锗硅或者其他适合的半导体材料。

具体的，在满足所述SOI衬底的性能的情况下，所述顶层半导体层5的截面形状、横向截面尺寸可根据实际情况进行选择，在此不做限制。

作为示例，所述功能介质层4的上表面不低于所述顶层半导体层5的下表面。在本实施例中，所述功能介质层4的上表面与所述顶层半导体层5的下表面重合，即所述功能介质层4仅覆盖所述凸起结构31的顶端。

具体的，通过于所述SOI衬底中设置所述凸起结构31，并于所述凸起结构31与所述顶层半导体层5之间设置所述功能介质层4，在利用所述SOI衬底形成器件时，所述凸起结构31可充当背栅，背栅与器件中的顶栅互相配合，可灵活调节器件的工作状态，增强器件中背栅的调控能力，减小所述顶层半导体层5与所述中间层3之间的寄生电容；由于所述凸起结构31的设置及位于所述支撑衬底11与所述中间层3之间的所述第一埋氧层12的设置，隔绝了所述中间层3与所述支撑衬底11之间的漏电通路，进一步减小了所述中间层3与所述支撑衬底11之间的寄生电容及漏电流；此外，所述凸起结构31的设置还屏蔽了在利用所述SOI衬底形成的不同器件下方背栅电极之间的漏电通路、PN结电容。

具体的，所述功能介质层4位于所述中间层3及所述顶层半导体层5之间且覆盖所述凸起结构31的顶部，所述SOI衬底应用于器件时，可通过调控所述功能介质层4的厚度进而有效调控背栅对器件的静电控制能力，使SOI器件具有稳定均一的电学性能，还可增强所述功能介质层4阻止杂质在所述顶层半导体层5及所述中间层3之间互相扩散的能力，避免对器件性能产生影响。

本实施例的SOI衬底通过于所述基底1上方设置所述凸起结构31，并于所述凸起结构31的顶端与所述顶层半导体层5之间设置所述功能介质层4，在利用所述SOI衬底形成SOI器件时，所述凸起结构31可充当背栅，背栅与器件中的顶栅互相配合，可灵活调节器件的工作状态，增强器件中背栅的调控能力，减小所述顶层半导体层5与所述中间层3之间的寄生电容；由于所述凸起结构31的设置及位于所述支撑衬底11与所述中间层3之间的所述第一埋氧层12的设置，隔绝了所述中间层3与所述支撑衬底11之间的漏电通路，进一步减小了所述中间层3与所述支撑衬底11之间的寄生电容及漏电流；此外，所述凸起结构31的设置还屏蔽了在利用所述SOI衬底形成的不同器件下方背栅电极之间的漏电通路、PN结电容；所述功能介质层4位于所述中间层3及所述顶层半导体层5之间，通过调控所述功能介质层4的厚度，进而可有效调控背栅的静电控制能力，使SOI器件具有稳定均一的电学性能，还可增强所述功能介质层4阻止杂质在所述顶层半导体层5及所述中间层3之间互相扩散的能力，避免对器件性能产生影响。

实施例二

本实施例提供一种SOI衬底的制备方法，如图7所示，为所述SOI衬底的制备工艺流程图，包括以下步骤：

S1：提供一半导体层，于所述半导体层上表面形成绝缘材料层；

S2：于所述绝缘材料层中形成至少一个底面显露出所述半导体层的凹槽，形成所述凹槽后的所述绝缘材料层作为所述第二埋氧层，并形成至少覆盖所述半导体层的显露表面的功能介质层；

S3：于所述功能介质层上表面形成至少填充所述凹槽的中间层，其中位于所述凹槽内的所述中间层部分作为凸起结构；

S4：提供一基底，所述基底包括支撑衬底及位于所述支撑衬底上方的第一埋氧层，将所述第一埋氧层的上表面与所述中间层远离所述半导体层的表面进行键合；

S5：减薄所述半导体层以得到顶层半导体层。

具体的，请参阅图8-图9，所述执行步骤S1，提供一半导体层6，于所述半导体层6上表面形成绝缘材料层7。

作为示例，如图8所示，为所述半导体层6的一种结构示意图，所述半导体层6包括依次层叠的第一衬底61、第四埋氧层62及所述顶层半导体层5。

具体的，所述第一衬底61的材质包括硅、碳化硅、锗硅或者其他适合的半导体材料；所述第四埋氧层62的材质包括二氧化硅或者其他适合的介电材料；所述顶层半导体层5的材质包括硅、碳化硅、锗硅或者其他适合的半导体材料。

具体的，在满足所述SOI衬底的性能的情况下，所述第一衬底61的截面形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制；所述第四埋氧层62的截面形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制；所述顶层半导体层5的截面形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，如图9所示，为形成所述绝缘材料层7后的一种结构示意图，形成所述绝缘层7的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，所述绝缘材料层7的材质包括二氧化硅或者其他适合的介电材料。

具体的，在满足所述SOI衬底的性能的情况下，所述绝缘材料层7的截面形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，请参阅图10-图11，执行所述步骤S2，于所述绝缘材料层7中形成至少一个底面显露出所述半导体层6的凹槽，形成所述凹槽21后的所述绝缘材料层7作为所述第二埋氧层2，并形成至少覆盖所述半导体层6的显露表面的功能介质层4。

具体的，如图10所示，为形成所述第二埋氧层2后的一种结构示意图，形成所述凹槽21的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。

具体的，如图11所示，为形成所述功能介质层4后的一种结构示意图，形成所述功能介质层4的方法包括热氧化法。

具体的，请参阅图12，执行所述步骤S3，于所述功能介质层4上表面形成至少填充所述凹槽21的中间层3，其中位于所述凹槽21内的所述中间层3部分作为凸起结构31。

具体的，形成所述凸起结构31的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，形成单阶层形的所述凸起结构31时，对所述绝缘材料层7进行一次刻蚀即可；形成双阶层形的所述凸起结构31时，对所述绝缘材料层7需进行两次刻蚀；形成多阶层形的所述凸起结构31时，对所述绝缘材料层7需进行多次刻蚀。

具体的，形成双阶层形的所述凸起结构31时，对所述绝缘材料层7需进行两次刻蚀包括以下步骤：形成覆盖所述绝缘材料层7上表面的第一光刻胶层；图案化所述第一光刻胶层并基于图案化的所述第一光刻胶层对所述绝缘材料层7进行第一次刻蚀，以得到具有第一预设深度及第一预设宽度的第一凹糟开口，去除掉所述第一光刻胶层，形成覆盖所述绝缘材料层7上表面的第二光刻胶层，图案化所述第二光刻胶层并基于图案化的所述第二光刻胶层对所述绝缘材料层7进行第二次刻蚀以形成具有第二预设深度及第二预设宽度的第二凹槽开口，再依次于所述凹槽21内依次形成所述填充所述凹槽21的所述功能介质层4及双阶层形的所述凸起结构31。其中，第一凹槽开口的宽度大于第二凹槽开口的宽度。

具体的，在满足所述SOI衬底的性能的情况下，单阶层形、双阶层形以及多阶层形的所述凸起结构31可同时设置于所述第二埋氧层2中，在此不在赘述。

具体的，形成多阶层形的所述凸起结构31时，对所述绝缘材料层7需进行多次刻蚀的步骤可依据上述双阶层形的所述凸起结构31进行。

作为示例，如图12所示，为形成所述凸起结构31及所述底部导电层32后的一种结构示意图(图中虚线为所述凸起结构31与所述底部导电层32的分界线)，形成所述凸起结构31的同时，还包括形成覆盖所述凸起结构31及所述第二埋氧层2的远离所述半导体层6的表面的底部导电层32的步骤。

具体的，形成所述底部导电层32之后，以所述第一埋氧层2的上表面与所述中间层3远离所述半导体层6的表面作为键合表面进行键合之前，还包括对所述底部导电层32的底面进行表面处理的步骤。这里的底面指的是所述底部导电层32远离所述凸起结构31的表面。

具体的，对所述底部导电层32的底面进行表面处理的方法包括化学机械抛光、特定气氛退火、氧化腐蚀工艺或者其他适合的方法。

具体的，对所述底部导电层32的底面进行表面处理可调整作为键和表面的所述中间层3的显露表面的平整度，填补因表面不平整、厚度不均匀所形成的键合空隙，以便于后续进行键合工艺。

具体的，请参阅图13-图16，执行所述步骤S4，提供一基底1，所述基底1包括支撑衬底11及位于所述支撑衬底11上方的第一埋氧层12，将所述第一埋氧层12的上表面与所述中间层3远离所述半导体层6的表面作为键合表面进行键合。

具体的，如图13所示，为所述第一埋氧层12的上表面与所述中间层3远离所述半导体层6的表面键合的一种结构示意图，所述第一埋氧层12的上表面与所述中间层3中的所述底部导电层32的底面作为键合表面进行键合。

具体的，利用所述第一埋氧层12及所述底部导电层32的底面作为键合界面，增加了键合质量，且所述凸起结构31的形成降低了制备所述SOI衬底过程中键合工艺的难度，继而降低了形成具有高质量背栅的器件的工艺难度。

作为示例，如图14-图15以及图6所示，分别为形成所示第三埋氧层33后的一种结构示意图、所述第一埋氧层12与所述第三埋氧层33键合的一种结构示意图以及所述SOI衬底中设置有所述第三埋氧层33的结构示意图，形成所述底部导电层32之后，将所述第一埋氧层12的上表面与所述中间层3远离所述半导体层6的表面作为键合表面进行键合之前，还包括于所述底部导电层32的显露表面形成第三埋氧层33的步骤。

具体的，形成所述第三埋氧层33的方法包括化学气相沉积法、物理气相沉积法或者其他适合的方法。

具体的，通过于所述底层半导体32的显露表面形成所述第三埋氧层33，使所第三埋氧层33与所述第一埋氧层12作为键合表面，进一步增强了键合质量。

具体的，如图16所示，为所述基底1内仅包括所述支撑衬底11的结构示意图，在满足所述SOI衬底的性能的情况下，还可利用所述第三埋氧层33作为所述SOI衬底中的埋氧层，即所述基底1内仅包括所述支撑衬底11。

具体的，请参阅图17，执行所述步骤S5，减薄所述半导体层6以得到顶层半导体层5。

作为示例，如图17所示，为所述SOI衬底的一种结构示意图，减薄所述半导体层6的方法包括化学机械研磨、氢离子剥离或者其他适合的方法。在本实施例中，减薄所述半导体层6的方法为化学机械研磨。

具体的，减薄所述半导体层6包括利用化学机械研磨依次去除掉所述第四埋氧层62及所述第一衬底61。具体的，通过于所述SOI衬底中形成所述凸起结构31，且形成位于所述凸起结构31及所述顶层半导体层5之间的所述功能介质层4，在利用所述SOI衬底形成所述SOI器件时，所述凸起结构31可充当背栅，减小了器件的寄生电容及漏电流，且通过调控所述功能介质层4的厚度实现了对器件的静电控制能力的有效调控，使SOI器件具有稳定均一的电学性能。

本实施例的SOI衬底的制备方法通过形成所述凸起结构31，通过于所述凸起结构31及所述顶层半导体层5之间形成所述功能介质层4，在利用所述SOI衬底形成所述SOI器件时，所述凸起结构31以及所述底部导电层32可充当背栅，减小了器件的寄生电容及漏电流，且通过调控所述功能介质层5的厚度调控所述中间层2的凸起结构21的厚度，有效调控了背栅的静电控制能力，使背栅调控器件具有稳定均一的电学性能，另外利用所述第一埋氧层12及所述中间层3远离所述半导体层6的表面作为键和界面，增强了键合质量，且通过所述凸起结构31的形成，降低了制备所述SOI衬底过程中键合工艺的难度，继而降低了形成具有高质量背栅的器件的工艺难度。

实施例三

本实施例提供另一种SOI衬底的制备方法，包括以下步骤：

S1：提供一半导体层，于所述半导体层上表面形成绝缘材料层；

S2：于所述绝缘材料层中形成至少一个底面显露出所述半导体层的凹槽，形成所述凹槽后的所述绝缘材料层作为所述第二埋氧层，并形成至少覆盖所述半导体层的显露表面的功能介质层；

S3：于所述功能介质层上表面形成至少填充所述凹槽的中间层，其中位于所述凹槽内的所述中间层部分作为凸起结构；

S4：提供一基底，所述基底包括支撑衬底及位于所述支撑衬底上方的第一埋氧层，将所述第一埋氧层的上表面与所述中间层远离所述半导体层的表面进行键合；

S5：减薄所述半导体层以形成顶层半导体层。

具体的，请参阅图18-图19，所述执行步骤S1，提供一半导体层6，于所述半导体层6上表面形成绝缘材料层7。

具体的，如图18所示，为所述半导体层6的另一种结构示意图，所述半导体层6包括第二衬底63。

具体的，所述第二衬底63的材质包括硅、碳化硅、锗硅或者其他适合的半导体材料。

具体的，在满足所述SOI衬底的性能的情况下，所述第二衬底63的形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，如图19所示，为形成所述绝缘材料层7后的另一种结构示意图，形成所述第一绝缘材料层7的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，所述绝缘材料层7的材质包括二氧化硅或者其他适合的介电材料。

具体的，在满足所述SOI衬底的性能的情况下，所述绝缘材料层7的截面形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，请参阅图20至图21，执行所述步骤S2，于所述绝缘材料层7中形成至少一个底面显露出所述半导体层6的凹槽，形成所述凹槽21后的所述绝缘材料层7作为所述第二埋氧层2，并形成至少覆盖所述半导体层6的显露表面的功能介质层4。

具体的，如图20所示，为形成所述第二埋氧层2后的另一种结构示意图，形成所述凹槽21的方法包括干法刻蚀、湿法刻蚀或者其他适合的方法。

具体的，如图21所示，为形成所述功能介质层4后的另一种结构示意图，形成所述功能介质层4的方法包括热氧化法或者其他适合的方法。

具体的，请参阅图22，执行所述步骤S3，于所述功能介质层4上表面形成至少填充所述凹槽21的中间层3，其中位于所述凹槽21内的所述中间层部分作为凸起结构31。

具体的，形成所述凸起结构31的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，形成单阶层形、双阶层形以及多阶层形的所述凸起结构31的具体方法及步骤，可参阅实施例二，在此不再赘述。

作为示例，如图22所示，为形成所述凸起结构31及所述底部导电层32后的另一种结构示意图，形成所述凸起结构31的同时，还包括形成覆盖所述凸起结构31及所述第二埋氧层2的远离所述功能介质层4的表面的底部导电层32的步骤。

具体的，形成所述底部导电层22之后，以所述第一埋氧层2的上表面与所述中间层3远离所述半导体层6的表面作为键合表面进行键合之前，还包括对所述底部导电层32的底面进行表面处理的步骤。这里的底面指的是所述底部导电层32远离所述凸起结构31的表面。

具体的，对所述底部导电层32的底面进行表面处理的方法包括化学机械抛光、特定气氛退火、氧化腐蚀工艺或者其他适合的方法。

具体的，对所述底部导电层32的底面进行表面处理可调整作为键合表面的所述中间层3的表面的平整度，且填补了因表面不平整、厚度不均匀所形成的键合空隙，以便于后续进行键合工艺。

具体的，请参阅图23-图25，执行所述步骤S4，提供一基底1，所述基底1包括支撑衬底11及位于所述支撑衬底11上方的第一埋氧层12，将所述第一埋氧层12的上表面与所述中间层3远离所述半导体层6的表面作为键合表面进行键合。

具体的，如图23所示，为所述第一埋氧层12的上表面与所述中间层3远离所述半导体层6的表面键合的另一种结构示意图，键合截面为所述第一埋氧层12的上表面以及所述中间层3中的所述底面导电层32的底面。

具体的，利用所述第一埋氧层12及所述中间层3作为键合界面，增强了键合质量，且通过所述凸起结构31的设置，降低了制备所述SOI衬底过程中的键合工艺难度，继而降低了形成具有高质量背栅的器件的工艺难度。

作为示例，如图24-图25以及图6所示，分别为形成所示第三埋氧层33后的另一种结构示意图、所述第一埋氧层12与所述第三埋氧层33键合的另一种结构示意图、以及所述SOI衬底中设置有所述第三埋氧层33的结构示意图，形成所述底部导电层32之后，以所述第一埋氧层12的上表面与所述中间层3远离所述半导体层6的表面作为键合表面进行键合之前，还包括于所述底部导电层32的显露表面形成第三埋氧层33的步骤。

具体的，形成所述第三埋氧层33的方法包括化学气相沉积法、物理气相沉积法或者其他适合的方法。

具体的，通过于所述底层半导体32的显露表面形成所述第三埋氧层33，使所第三埋氧层33与所述第一埋氧层12作为键合表面，进一步增强了键合质量。

具体的，请参阅图17，执行所述步骤S5，减薄所述半导体层6以得到顶层半导体层5。

作为示例，如图17所示，为所述SOI衬底的一种结构示意图，减薄所述半导体层6的方法包括化学机械研磨、氢离子剥离或者其他适合的方法。在本实施例中，减薄所述半导体层6的方法为氢离子剥离。

具体的，减薄所述半导体层6以得到所述顶层半导体层5的步骤包括：对所述第二衬底63进行预设深度的氢离子注入以形成氢离子剥离层，以所述氢离子剥离层为界，其中具有预设深度的所述第二衬底63的部分作为为所述顶层半导体层5，再去除掉除所述顶层半导体层5之外的所述第二衬底63的部分。

具体的，在满足所述SOI衬底的性能的情况下，注入氢离子的剂量以及氢离子在所述第二衬底63中的注入深度可根据实际情况进行选择，在此不做限制。在本实施例中，所述注入深度为所述顶层半导体层5的厚度。

具体的，通过于所述SOI衬底中形成所述凸起结构31，并且于所述凸起结构31及所述顶层半导体层5之间形成所述功能介质层4，在利用所述SOI衬底形成所述SOI器件时，所述凸起结构31可充当背栅，减小了器件的寄生电容及漏电流，且通过调控所述功能介质层4的厚度实现了有效调控了背栅对器件的静电控制能力，使背栅调控器件具有稳定均一的电学性能。

本实施例的SOI衬底的制备方法通过形成所述凸起结构31，通过于所述凸起结构31及所述顶层半导体层5之间形成覆盖所述凸起结构31顶端的所述功能介质层4，在利用所述SOI衬底形成所述SOI器件时，所述凸起结构31以及所述底部导电层32可充当背栅，减小了器件的寄生电容及漏电流，且通过调控所述功能介质层5的厚度调控所述中间层2的凸起结构21的厚度，有效调控了背栅的静电控制能力，使SOI器件具有稳定均一的电学性能，另外利用所述第一埋氧层12及所述中间层3远离所述半导体层6的表面作为键和界面增强了键合质量，且通过设置所述凸起结构31降低了制备所述SOI衬底过程中，继而有效降低了形成具有高质量背栅的器件的工艺难度键合工艺的难度。

实施例四

本实施例提供另一种SOI衬底，如图26所示，为另一种所述SOI衬底的结构示意图，本实施例的SOI衬底是基于实施例一中的所述SOI衬底改进而成，即所述功能介质层4的上表面不低于所述顶层半导体层5的下表面，在本实施例中，所述功能介质层4的上表面高于所述顶层半导体层5的下表面。

具体的，所述功能介质层4位于所述顶层半导体层5中，所述凸起结构31的部分延伸至所述顶层半导体5中。

具体的，所述功能介质层4覆盖所述凸起结构31的顶端及所述凸起结构31延伸至所述顶层半导体5中的侧壁。

具体的，形成所述功能介质层3的方法包括热氧化法或者其他适合的方法。

作为示例，所述凹槽21的底面延伸至所述顶层半导体层5中，即形成所述凹槽21的同时对所述顶层半导体层5进行过刻，使所述凹槽21的底面延伸至所述顶层半导体层5中，继而使所述凸起结构31的顶部延伸至所述顶层半导体5中。

具体的，当所述功能介质层4的上表面高于所述顶层半导体5的下表面，利用所述SOI衬底作为基底形成器件时，减少了所述顶层半导体层5的厚度，使所述顶层导电层5中的导电沟道区域更容易耗尽，减小了器件的导通电阻，进一步减小了器件的寄生电容及漏电流。

本实施例的SOI衬底通过使实施例一中的所述SOI衬底中的所述功能介质层4的上表面高于所述顶层半导体5的下表面，利用所述SOI衬底形成器件时，减少了所述顶层半导体层5的厚度，使所述顶层导电层5中的导电沟道区域更容易耗尽，减小了器件的导通电阻，进一步减小了器件的寄生电容及漏电流。

实施例五

本实施例提供第三种SOI衬底，如图27所示，为所述SOI衬底第三种的结构示意图，本实施例的SOI衬底是基于实施例一中的所述SOI衬底改进而成，即所述功能介质层4覆盖所述中间层3的显露表面。

作为示例，所述功能介质层4覆盖所述中间层3的显露表面，即形成所述凹槽21之后，形成所述中间层3之前，形成覆盖所述第二埋氧层2与所述凹槽21的底面和内壁的功能介质层4。

具体的，形成所述功能介质层4的方法包括化学气相沉积、物理气相沉积或者其他适合的方法。

具体的，形成覆盖所述第二埋氧层2与所述凹槽21的底面和内壁的功能介质层4可以简化SOI衬底的制作工艺。

本实施例的SOI衬底基于实施例一中的所述SOI衬底形成覆盖所述中间层3的显露表面的功能介质层4，减少了制作所述SOI衬底的工艺步骤。

实施例六

本实施例提供第四种SOI衬底，如图28所示，为所述SOI衬底的第四种结构示意图，本实施例的SOI衬底是基于实施例一中的所述SOI衬底改进而成，即所述基底1中还设置有高阻层，所述高阻层13位于所述第一埋氧层12及所述支撑衬底11之间。

具体的，所述高阻层的材质包括多晶硅或者其他适合的材质。

具体的，在满足所述SOI衬底的性能的情况下，所述高阻层13的形状、横向截面尺寸及厚度可根据实际情况进行选择，在此不做限制。

具体的，形成所述高阻层13的方法包括化学气相沉积法、物理气相沉积法或者其他适合的方法。

具体的，于所述第一埋氧层12及所述支撑衬底11之间设置所述高阻层13，拓宽了所述SOI衬底的应用领域，可将所述SOI衬底应用于射频器件的制造。

具体的，在将所述SOI衬底应用于射频器件的制造的过程中，还包括对所述支撑衬底11上方的部分结构进行图形化的刻蚀，以去除所述支撑衬底11上的部分结构，实现射频器件与逻辑器件的互连与共集成。

本实施例的SOI衬底通过于实施例一中的所述SOI衬底中于所述第一埋氧层13及所述支撑衬底11之间设置所述高阻层13，拓宽了所述SOI衬底的应用领域，使所述SOI衬底可应用于射频器件的制造。

实施例七

本实施例提供一种SOI器件，所述SOI器件包括至少一个如上述实施例中所述的SOI衬底。

具体的，如图29所示，为SOI器件的结构示意图，所述SOI器件中还包括覆盖所述顶层半导体层5上表面的栅介质层81、位于所述栅介质层81上表面的顶栅82及位于所述顶栅82侧壁的侧墙83。

具体的，所述栅介质层81的材质包括氧化硅、氮化硅或者其他适合的介电材料；所述顶栅82的材质包括多晶硅或者其他适合的半导体材料；所述侧墙83的材质包括氧化硅、氮化硅或者其他适合的材质。

具体的，在满足所述SOI器件的性能的情况下，所述栅介质层81的尺寸及形状可根据实际情况进行选择，在此不做限制；所述顶栅82的尺寸及形状可根据实际情况进行选择，在此不做限制；所述侧墙83的尺寸及形状可根据实际情况进行选择，在此不做限制。

具体的，利用所述SOI衬底形成所述SOI器件时，所述顶层半导体层5中的导电沟道区域更容易耗尽，减小了器件的导通电阻，进一步减小了器件的寄生电容及漏电流。

本实施例的SOI器件通过利用上述实施例中的所述SOI衬底为基础形成所述SOI器件时，使所述顶层半导体层5中的导电沟道区域更容易耗尽，减小了器件的导通电阻，进一步减小了器件的寄生电容及漏电流。

综上所述，本发明的SOI衬底、SOI衬底的制备方法及SOI器件，通过设置凸起结构，且通过于顶层半导体层及凸起结构之间设置覆盖凸起结构顶端的功能介质层，在利用SOI衬底形成SOI器件时，凸起结构可以充当背栅，背栅与器件中已有的顶栅互相配合，增强了器件中背栅的控制能力，减弱了支撑衬底对器件的影响，减小了顶层半导体层与中间层之间的寄生电容；由于凸起结构的设置及支撑衬底与中间层之间的第一埋氧层的设置，隔绝了中间层与支撑衬底之间的漏电通路，进一步减小了中间层与支撑衬底之间的寄生电容及漏电流；此外，凸起结构的设置还屏蔽了在利用SOI衬底形成的不同器件下方背栅电极之间的漏电通路、PN结电容；通过调控功能介质层的厚度可灵活调节器件的工作状态，进而有效调控背栅对器件的静电控制能力，使背栅调控器件具有稳定均一的电学性能，且还能增强功能介质层阻止杂质在顶层半导体层及中间层之间互相扩散的能力，避免影响器件性能；通过将凸起结构延伸至顶层半导体层中，减少了顶层半导体层的厚度，使顶层半导体层中的导电沟道区域更容易耗尽，减小了器件的导通电阻，进一步减小了器件的寄生电容及漏电流；通过于第一埋氧层及支撑衬底之间设置高阻层，拓宽了SOI衬底的应用领域，可使SOI衬底用于制造射频器件；另外，通过设置凸起结构，降低了制备SOI衬底过程中键合工艺的难度，继而有效降低了形成具有高质量背栅的器件的工艺难度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种SOI衬底，其特征在于，包括：

基底，包括支撑衬底及位于所述支撑衬底上方的第一埋氧层；

第二埋氧层，位于所述基底上方，且所述第二埋氧层中包括至少一个自所述第二埋氧层的底面开口并贯穿所述第二埋氧层的凹槽；

中间层，位于所述第一埋氧层与所述第二埋氧层之间，且位于所述凹槽中的所述中间层部分作为凸起结构；

功能介质层，至少覆盖所述凸起结构的顶面；

顶层半导体层，覆盖所述第二埋氧层及所述功能介质层的显露表面。

2.根据权利要求1所述的SOI衬底，其特征在于：所述功能介质层的上表面不低于所述顶层半导体层的下表面。

3.根据权利要求1所述的SOI衬底，其特征在于：所述凸起结构的截面形状包括单阶层形、双阶层形、多阶层形中的至少一种。

4.根据权利要求1所述的SOI衬底，其特征在于：所述中间层中还包括底部导电层，所述底部导电层位于所述第一埋氧层的上方，且所述凸起结构位于所述底部导电层的上表面，所述第二埋氧层位于所述底部导电层的上方。

5.根据权利要求4所述的SOI衬底，其特征在于：所述中间层中还设置有覆盖所述底部导电层底面的第三埋氧层，所述第三埋氧层覆盖所述第一埋氧层的上表面。

6.根据权利要求1所述的SOI衬底，其特征在于：所述功能介质层覆盖所述中间层的显露表面。

7.根据权利要求1所述的SOI衬底，其特征在于：所述基底中还设置有高阻层，所述高阻层位于所述第一埋氧层及所述支撑衬底之间。

8.一种SOI衬底的制备方法，其特征在于，包括以下步骤：

提供一半导体层，于所述半导体层上表面形成绝缘材料层；

于所述绝缘材料层中形成至少一个底面显露出所述半导体层的凹槽，形成所述凹槽后的所述绝缘材料层作为所述第二埋氧层，并形成至少覆盖所述半导体层的显露表面的功能介质层；

于所述功能介质层上表面形成至少填充所述凹槽的中间层，其中位于所述凹槽内的所述中间层部分作为凸起结构；

提供一基底，所述基底包括支撑衬底及位于所述支撑衬底上方的第一埋氧层，以所述第一埋氧层的上表面与所述中间层远离所述半导体层的表面作为键合表面进行键合；

减薄所述半导体层以得到顶层半导体层。

9.根据权利要求8所述的SOI衬底的制备方法，其特征在于：所述半导体层包括依次层叠的第一衬底、第四埋氧层及所述顶层半导体层。

10.权利要求8所述的SOI衬底的制备方法，其特征在于：减薄所述半导体层的方法包括化学机械研磨、氢离子剥离。

11.权利要求8所述的SOI衬底的制备方法，其特征在于：所述凹槽的底面延伸至所述顶层半导体层中。

12.根据权利要求8所述的SOI衬底，其特征在于：形成所述凸起结构的同时，还包括形成覆盖所述凸起结构及所述第二埋氧层的远离所述半导体层的表面的底部导电层的步骤。

13.根据权利要求12所述的SOI衬底的制备方法，其特征在于：形成所述底部导电层之后，将所述第一埋氧层的上表面与所述中间层远离所述半导体层的表面作为键合表面进行键合之前，还包括于所述底部导电层的显露表面形成第三埋氧层的步骤。

14.根据权利要求8所述的SOI衬底的制备方法，其特征在于：所述功能介质层覆盖所述中间层的显露表面。

15.一种SOI器件，其特征在于，所述SOI器件包括至少一个如权利要求1～7中任意一项所述的SOI衬底。