KR20010062106A - 극히 얕은 접합 도펀트 프로파일 형성 공정과 반도체디바이스 - Google Patents

극히 얕은 접합 도펀트 프로파일 형성 공정과 반도체디바이스 Download PDF

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Abstract

극히 얕은 접합 깊이(ultra-shallow junction depth)의 도핑된 영역을 실리콘내에 형성하기 위한 공정이 개시된다. 공정은 기판상에 유전체 막을 형성한 다음 이온 도펀트 종(ionic dopant species)을 기판으로 이온 주입하는 단계를 포함한다. 이온 주입된 종의 프로파일은 유전체 막을 통해 실리콘 기판으로 주입된 밀도와, 유전체 막과 실리콘 기판 사이의 계면에 근접하게 유전체 막에 의도적으로 형성된 피크 농도를 포함한다. 고 에너지의 적은 도우즈 이온 주입 공정이 이용되어 실질적으로 변위 루프(dislocation loop) 및 다른 결함 클러스터가 없는 구조가 제조된다. 어닐링 공정을 이용해서 계면에 근접한 피크 농도와 유전체 막에서 실리콘 기판으로 원래 이온 주입된 종의 밀도의 일부를 구동(확산)한다. 계면에 이온 주입된 대로의 피크 농도의 근사치가 존재하고 유전체 막을 통해 기판으로 이온 주입된 종이 존재함으로 저 열처리량(low thermal budget)이 유지된다.

Description

극히 얕은 접합 도펀트 프로파일 형성 공정과 반도체 디바이스{ULTRA-SHALLOW JUNCTION DOPANT LAYER HAVING A PEAK CONCENTRATION WITHIN A DIELECTRIC LAYER AND PROCESS OF MANUFACTURE}
본 발명은 일반적으로 반도체 집적 회로 디바이스에 관한 것이다. 특히, 본 발명은 실리콘 기판내에 형성된 얕은(극) n+및 p+도핑 접합과 이 도핑 접합을 제조하기 위한 공정에 관한 것이다.
실리콘 기판 내에 극히 얕은(ultra-shallow) p+와 n+도핑 영역의 제조는 집적 회로 내에서 사용된 금속 산화물 반도체(MOS) 트랜지스터와 다른 반도체 디바이스의 제조에 있어서 중요한 단계이다. MOS 트랜지스터의 크기를 감소하기 위해서는 트랜지스터의 횡축 및 종축 크기 모두의 크기를 감소하는 것이 필요하다. 종래의 스케일링 시나리오에 있어서, MOS 트랜지스터의 소스 및 드레인 영역을 형성하는 접합의 깊이는 게이트 길이에 따라 선형적으로 스케일링한다. 그러므로, 적절한 저 시트 저항을 갖는 p+와 n+영역의 보다 얕은(극) 접합은 현재의 반도체 제조 산업에서 필요하다.
종래의 반도체 제조 공정에 있어서, 급속 열처리 어닐링(RTA)과 같은 어닐링 다음에 이온 주입에 의해서 얕은 접합이 형성될 수 있다. 이러한 기술의 신뢰성은 접합 깊이를 300 내지 400 옹스트롱(Å)으로 줄이는 종래 기술에서 공지되어 있다. 300 또는 400 옹스트롱 이하의 접합 깊이와 적절한 저 시트 저항을 갖는 도핑 영역를 제조하기 위한 과제가 보다 도전적이다. 이러한 과제는 이온 주입 및 특히 붕소의 확산 특성에 의해 p 형의 얕은 도핑 영역에 대해서 특히 어렵다. 중대한 문제는 도펀트 채널링의 제어, 열적 확산의 감소, 특히 붕소와 인의 경우 천이-인핸스드 확산의 억압을 포함한다. 게다가, 양호한 디바이스 성능은 얕은 영역의 저 시트 저항(즉, 높은 불순물 농도)으로 얻어진다. 스케일링 경향은 총 도펀트 레벨을 다소 일정하게 유지하면서 이온 주입 에너지를 줄이고, 급속 열처리 어닐링 및 스파이크 어닐링을 이용하여 도펀트 활성화 레벨을 현저히 저하함이 없이 열처리량(thermal budget)을 줄이는 것이다.
이러한 종래의 스케일링에 의해서는 접합 깊이, 특히 p+접합을 300 내지 400 옹스트롱 이하로 되게 하는 것은 어려울 것이라고 예측된다. 고 전류의 저 에너지 이온 주입 빔을 만드는데 있어서 기술적 어려움은 플라즈마 도핑(플라즈마 투입 이온 주입이라고도 함)을 이용하여 경감시킬 수 있다. 이온 주입을 완전히 회피하기 위한 대안의 공정이 또한 고려되었다. 이러한 공정의 일례는 BSG(붕소-규산염 유리), PSG(인 실리콘 유리), 또는 ASG(비소 실리콘 유리) 막과 같은 급속 열처리기상 증착 도핑, 가스 투입 레이저 도핑, 고체 열 확산(solid state hot diffusion)을 포함한다. 이러한 모든 공정은 제조 능력과 관련하여 하나 이상의 문제점을 갖고 있다.
얕은 접합을 가진 도핑 영역을 제조하기 위한 또 다른 공정은 이온 주입된 산화물로부터의 외방 확산(outdiffusion)을 포함한다. 이 공정에 의하면, 실리콘 상부의 얇은 산화물은 산화물내에서 도펀트를 한정하기 위해 많은 양의 붕소 또는 인의 도우즈로 이온 주입된다. 후속 RTA 단계 동안에, 도펀트는 실리콘으로 구동(확산)된다. 이러한 공정은 Si-SiO2계면을 통해 실리콘으로 충분한 도펀트 확산을 제공하도록 산화물내의 고농도의 붕소 또는 인에 의존한다. 그러므로, 이용 가능한 이온 주입 장비가 제한되고, 설비 능력이 한정되면, 이러한 공정은 100 옹스트롱 보다 얇은 산화물과 관련한 용도에 대해서 만 실용적이다. 소요되는 많은 도우즈는 실리콘 기판내에서 결함을 발생할 수 있다.
이러한 공정을 최적화 하기 위한 최근의 시도에 의해 많은 도우즈 량으로 인해 실리콘 내에서 결함이 생성되지 않도록 도펀트 피크 농도를 산화물의 상부 표면 부근에 놓여지게 하였다. 이러한 실리콘 내의 결함은 후속 어닐링 공정이 완료된 후에도 실리콘 내에 남아 있을 수 있다. 이러한 기술을 이용하는 최근의 시도는 또한 거의 모든 이온 주입된 종이 결함의 문제를 피하기 위해 산화물 내로 이온 주입되고 기저 실리콘으로는 이온 주입되지 않아야 하기 때문에 제한적이다. 그 결과, 어닐링 동안에 실리콘으로 확산하는 모든 이온 주입된 종은 산화물 막내에서 비롯된다. 이온 주입된 종의 피크 농도가 산화물 막의 상부 표면 부근에 있기 때문에, 어닐링 공정은 산화물 막의 상부 표면 부근에서 실리콘으로 이온 주입된 종의 확산을 가능하게 하기 위해 시간 소모적인 공정을 필요로 한다. 대안적으로, 많은 도우즈는 적절한 저 시트 저항을 달성하기 위해 필요하게 된다. 그러나 이러한 많은 도우즈는 실리콘 기판에서 결함을 발생시키기 때문에 바람직하지 않다. 필요한 것은 적절한 저 시트 저항을 생성하기 위해 실리콘의 최대 도핑을 제공하는 구조와 이러한 구조를 제조하기 위한 공정이다. 그 공정은 어닐링 시간과, 도우즈 량을 줄이거나, 어닐링 시간과 도우즈 량을 줄이고 그에 따라 이온 주입 시간을 줄이는 것이어야 한다. 극히 얕은 접합 깊이를 가지며 실질적으로 결함이 없는 도핑 영역을 제조하는 것이 필요하다.
이러한 필요성에 부합하여 본 발명의 목적은 이온 주입된 유전체 막으로부터의 확산 이탈의 기술을 포함하는 공정 및 구조를 제공하는 것이다. 이온 주입된 도펀트 종의 피크 농도가 종래의 처리 방법에 의해서 제조된 것 보다 실리콘-유전체 계면에 보다 근접한 최적의 공정이 제공된다. 동일 시트 저항의 제조 시 종래의 이온 주입 공정이 목표로 하는 것 보다 고 에너지와 적은 도우즈를 이용하는 이온 주입 공정이 제공된다. 비교적 고 에너지의 이온 주입 공정에 의해 피크 농도가 실리콘-유전체 계면에 보다 근접하여 놓여지게 된다. 감소된 이온 주입 도우즈와 도펀트 종이 계면에 근접하기 때문에 후속 어닐링 공정에 의해서 수정될 수 없는 변위 루프와 다른 결함 클러스터와 같은 실리콘에 결함이 도입되는 것을 방지한다.
도 1은 실리콘 기판 위에 형성된 유전체 막을 도시하는 단면도,
도 2는 본 발명에 따라 이온 주입된 후의 도 1의 구조를 도시하는 단면도,
도 3은 구조가 어닐링된 다음의 도 2의 구조의 단면도,
도 4는 어닐링되기 전 및 후의 이온 주입된 종의 농도 프로파일을 도시하는 그래프,
도 5 내지 도 8은 각종 이온 주입 조건을 이용하는 각종 이온 주입된 종의 농도 프로파일을 도시하는 그래프,
도 9는 유전체 막이 제거된 다음의 이온 주입된 기판을 도시하는 단면도,
도 10은 본 발명에 따라 형성된 소스-드레인 확장 영역을 포함하는 트랜지스터의 단면도,
도 11은 종래 기술에 따라 이온 주입된 종의 농도 프로파일을 도시하는 그래프,
도면의 주요 부분에 대한 부호의 설명
2 : 기판 4 : 상부 표면
6 : 유전체 막 8 : 상부면
본 발명의 공정은 유전체 막의 상부 표면 보다 실리콘-유전체 계면에 보다 근접하며 유전체에서 도펀트 피크 농도를 가진 구조를 제조한다. 공정은 유전체 막을 통해 유전체 막 아래에 있는 실리콘으로 직접 도펀트 종의 적어도 일부를 이온 주입하는 것을 포함한다. 이온 주입된 종의 일부가 이미 실리콘 내에 있고, 피크 농도가 실리콘-유전체 계면에 비교적 근접하기 때문에, 충분한 양의 이온 주입 도펀트 종을 실리콘으로 구동(확산)하여 실리콘 내에 형성된 극히 얕은 접합 도핑 영역의 저 시트 저항을 생성하도록 단축된 어닐링 시간을 필요로 한다.
이온 주입된 도펀트 종의 일부를 구동(확산)하는 것 이외에, 어닐링 공정은 또한 이온 주입된 종의 피크 농도를 계면에 보다 가깝게 이동시키고 단축된 어닐링 시간을 이용한다. 결과의 극히 얕은 접합 도핑 구조는 도펀트 종이 고 농도이며, 시트 저항이 작고, 실리콘 표면의 농도가 이온 주입한 대로의 피크 농도에 가깝게 되는 것을 포함한다. 이러한 도핑 영역은 특히 소스-드레인 확장 영역으로 실용상 유용하며 적절한 저 시트 저항을 갖는 얕은 접합을 필요로 하는 다른 얕은 접합 영역에서 그 응용을 찾을 수 있다. 충분히 낮은 시트 저항을 생성하기 위해 필요한 적은 도우즈와 단축된 어닐링 시간 때문에 공정이 제조 가능하다.
이후, 본 발명의 보다 상세한 설명을 위해 첨부 도면을 참조하여 본원 발명을 설명하기로 한다.
이후의 첨부 도면과 관련한 설명으로부터 본 발명을 잘 이해할 수 있을 것이다. 도면의 각종 특징은 실척으로 도시되어 있지 않고 과장되게 도시되고 있다. 이에 반하여 각종 특징의 크기는 간결성을 위해 임의적으로 확장 또는 축소되었다.
본 발명은 기판과 유전체 층 사이에 형성된 계면에 아주 근접하며 기판 상에 형성된 유전체(산화물) 층 내에 이온 주입된 도펀트 종(species)의 피크 농도를 의도적으로 한정함으로써 기판 내에 도펀트 영역을 형성하는 것에 관한 것이다. 형성된 도펀트 영역은 300 내지 400 옹스트롱 정도일 수 있는 극히 얕은 접합 깊이를 포함하고 있다. 저 도우즈의 저 에너지 이온 주입이 사용되어 도펀트 영역을 형성한다. 이온 주입된 종의 일부는 유전체 층을 통해 실리콘으로 직접 주입된다.
이어서, 어닐링 공정이 행해져서 유전체 층에서 기판으로 추가적으로 이온 주입된 종의 확산이 이루어지게 한다. 이러한 어닐링 공정은 또한 실리콘-유전체 계면에 근접한 이온 주입된 도펀트 종의 피크 농도를 이동할 수도 있다. 이온 주입된 종의 일부는 기판으로 직접 주입되고 또한 이온 주입된 종의 피크 농도가 계면에 아주 근접하기 때문에 저 열처리량이 유지될 수 있다. 이것은 확산하는 종에 대해서 보다 짧은 확산 경로를 제공하고, 저 이온 주입 도우즈의 사용을 가능하게 한다. 저 도우즈의 이온 주입을 이용하고 실리콘-유전체 계면의 농도가 이온 주입된 대로의 피크 농도와 근사하므로 후속 어닐링에 의해 제거될 수 없는 결함 구조의 형성이 방지된다.
본 발명의 보다 상세한 설명은 이후의 도면과 관련한 설명으로부터 용이하게 이해할 수 있을 것이다. 도 1은 기판(2)의 상부 표면(4) 위에 형성된 유전체 막(6)의 단면도이다. 양호한 실시예에서 기판(2)은 반도체 제조 산업에서 공통적으로 사용되는 실리콘 웨이퍼 등의 실리콘 기판이다. 유전체 막(6)은 상부면(8)을 가진다.유전체 막(6)은 또한 예시의 일실시예에서 200 옹스트롱 정도의 범위일 수 있고, 양호한 실시예에서는 50 내지 150 옹스트롱의 범위내의 두께(7)를 가진다. 유전체 막(6)은 본 발명이 속하는 기술 분야에서 이용 가능한 통상의 적합한 메카니즘에 의해서 형성된 산화물 막이나, 질화물 막이나, 다른 유전체 막일 수 있다. 이러한 형성 방법의 예는 열적 산화, 실리콘 질화물 막의 화학 기상 증착(CVD), TEOS(테트라에틸로실리케이트) 공정 기술을 이용한 실리콘 산화물 막의 CVD를 포함한다.
일실시예에서, 유전체 막(6)은 트랜지스터의 폴리실리콘 게이트 상의측벽 산화물로서 형성된 열적 산화물 막의 표면 구성 요소일 수 있다. 유전체 막(6)은 게이트 기판에서 횡으로 연장한다. 소스-드레인 연장 영역은 유전체 막(6)의 측면 연장부 아래에 형성될 수 있다. 이하 설명되는 예시의 실시예에서 유전체 막(6)은 산화물 막으로서 지칭되는데, 유전체 막(6)은 다른 예시의 실시예에서는 질화물 또는 다른 물질도 가능하다.
도 2는 본 발명의 공정에 따라 구조가 이온 주입된 다음의 도 1에 도시한 구조의 단면도이다. 이온 주입 공정은 이온 주입되는 이온 도펀트 종으로서 비소나, 인이나 붕소를 양호하게 사용할 수 있다. 대안으로 다른 종들이 이온 주입 가능하다. 5 keV 이하의 임플란터가 사용 가능하다. 양호한 실시예에서 2-10 keV 범위의 이온 주입 에너지가 사용 가능하다. 또한, 양호한 실시예에서, 이온 주입 도우즈는 1 ×1011내지 1 ×1016atom/㎠ 범위일 수 있다. 이온 주입 공정은 어닐링 공정이 행해진 다음에 3 ㏀/㎠ 이하의 시트 저항을 산출하도록 선택될 것이다. 예시의 일실시예에서 이온 주입 공정은 이온 주입된 기판의 표면과 기판내의 결정면에 대해서 0°기울기와 0°의 비틀림 각을 이용할 수 있다.
도 2는 "+" 기호(10)로 표시된 이온 주입된 종이 산화물 막(6)과 실리콘 기판(2)에 존재함을 도시하고 있다. 도펀트 종이 존재함을 표시하기 위해 사용된 "+" 기호는 단지 예시의 기호이다. p 형 및 n 형 도펀트 종이 본 발명에 따라 이온 주입될 수 있다.
도 2는 이온 주입된 종(10)의 피크 농도(13)가 산화물 막(6)내에 형성되며 산화물 막(6)의 상부면(8)에서 보다 기판(2)의 상부 표면(4)과 산화물 막(6) 사이에 형성된 계면에 보다 근접하여 놓여져 있음을 보여주고 있다. 산화물 막(6)의 두께(7)가 70 옹스트롱 일 수 있는 예시의 일실시예에서, 상부면(8) 아래의 피크 농도(13)의 깊이는 50 옹스트롱 정도일 수 있다. 피크 농도(13)가 종래에 사용된 기술에 의한 것 보다 실리콘 기판(2)의 상부 표면(4)에 비교적 근접 배치된 것이 본 발명의 이점이다. 저 이온 주입 도우즈가 사용되었기 때문에, 후속 어닐링에 의해 수정될 수 없는 변위 루프 및 다른 클러스터 결함이 이온 주입된 구조 내에서 형성되지 않는다.
도 3은 어닐링 공정이 상부 표면(4)과 산화물 막(6) 사이에 형성된 계면에 보다 근접한 이온 주입된 종(10)의 피크 농도(13)를 구동(확산)하도록 사용된 다음의 도 2에 도시한 구조를 도시하는 단면도이다. 피크 농도(13')는 도 2에 도시한 피크 농도 보다 계면에 보다 근접한 깊이(11')로 배치되어 있음을 알 수 있다. 또한, 이온 주입된 종(10)의 농도가 도 2에 도시된 것보다 기판(2)내에서 보다 농도가 진함을 알 수 있다. 평균 접합 깊이(15)는 디바이스 요건에 따라 가변하나, 예시의 실시예에서 300 옹스트롱 이하일 수 있다. 이러한 극히 얕은 접합 깊이가 생성될 수 있다는 것이 본 발명의 한 형태이다.
예시의 일실시예에서, 어닐링 공정은 5 내지 15초 범위의 시간 동안 900 내지 1050 ℃의 범위내의 온도로 실행된 급속 열처리 어닐링(RTA, rapid thermal anneal)을 포함한다. 그러나, 다른 시간과 온도가 사용 가능하며 통상의 노(furnace) 어닐링 공정이 대안적으로 사용될 수 있다. 상기 어닐링 공정은 실리콘 기판의 노출 표면(도 3에서는 도시 안됨)에서 측정된 바와 같이 약 3 ㏀/㎠ 이하의 시트 저항을 생성하도록 이온 주입 공정과 관련하여 선별된다. 또한, 어닐링 공정에 의해 산화물 막(6)에서 기판(2)으로 이온 주입된 종의 밀도의 적어도 일부의 확산이 야기된다. 예시의 실시예에서 질소 또는 다른 분위기의 가스가 어닐 공정 동안 사용 가능하다.
또 다른 예시의 실시예에 따르면, 어닐링 공정은 상부 표면(4)과 산화물 막(6) 사이의 계면에 보다 근접한 피크 농도(13)를 감지할 수 있도록 구동(확산)함이 없이 상기한 바와 같이 적절한 저 시트 저항을 생성하도록 기판(2)으로 이온 주입된 종의 충분한 농도를 구동(확산)할 수 있다. 이러한 현상은 어떤 이온 주입된 종의 특성에 기초해서 발생할 수 있다.
도 4는 도 2 및 도 3에 도시된 이온 주입된 도펀트 종의 농도 프로파일을 도시하는 그래프이다. 산화물(유전체) 막(6)은 두께 "t"를 가진다. 도 4는 이온 주입된 종의 농도의 프로파일을 도시하는 이온 주입된 곡선(18)을 포함한다. 이온 주입 곡선(18)은 산화물 막(6)을 통해 실리콘으로 직접 이온 주입된 종을 나타내는 테일(20)을 가진다. 곡선(18)으로 도시한 이온 주입된 농도 프로파일의 피크 농도(13)는 산화물 막(6)의 상부(간격 t-X')에 있는 것 보다 산화물 실리콘 계면(간격 X')에 보다 근접한다.
이온 주입된 종의 확산을 야기하는 어닐링 공정에 의해 산화물 실리콘 구조내에서 이온 주입된 종의 농도의 프로파일이 조절되게 된다. 이 조절된 농도 프로파일은 조절된 곡선(18')으로 도시된다.
다량의 이온 주입된 도펀트 종은 실리콘내에 함유되고 조절된 곡선(18')으로 도시된 조절된 농도 프로파일의 테일(20')은 실리콘 기판의 깊이내로 더 연장함을 알 수 있다. 이처럼, 산화물 막(6)내에 원래 이온 주입된 종의 적어도 일부는 어닐링 공정 동안 산화물-실리콘 계면을 통해 실리콘 기판내로 확산한다. 어닐링 후(조절된 곡선18') 이온 주입된 종의 농도 프로파일의 피크 농도(13')는 이온 주입된 곡선(18)으로 도시된 이온 주입 피크 농도(13) 보다 산화물-실리콘 계면에 근접함을 또한 알 수 있다.
도 11에 도시한 종래 기술에 따라 제조된 장치와 도 4에 도시한 바와 같은 본 발명의 장치를 비교하면 다음의 사실이 드러난다. 종래 기술(도 11)에서 도시한 바와 같이 이온 주입된 곡선(34)의 농도 프로파일의 피크 농도(33)는 본 발명의 공정이 적용될 때의 것 보다 산화물-실리콘 계면(거리 X)으로부터 멀리 떨어져 있고 유전체(산화물 막)의 상부(간격 t-X)에 훨씬 더 가깝게 형성된다. 그러므로 도 11의 조절 곡선(36)으로 도시된 바와 같이 어닐링 구조의 농도 프로파일을 달성하기위해서는 본 발명의 어닐링 공정에서 사용된 것 보다 훨씬 많은 열처리량(즉, 긴 시간, 고온, 또는 둘다)을 이용하는 어닐링 공정이 적절한 저 시트 저항이 되는 실리콘 기판내에서 도펀트 농도를 생성하기 위해 필요하다. 대안적으로 많은 도우즈가 실리콘 내에서 보다 많은 이온 주입된 도펀트 종의 농도를 포함하는 이온 주입 농도를 산출하기 위해 필요하다. 설혹 그렇다 하더라도, 본 발명에 의해서 달성된 도펀트 농도는 결함이 없이 도핑된 실리콘 영역을 유지하면서 저 시트 저항으로 되는 도 11의 조절 곡선(36)으로 도시된 것 보다 큼을 비교를 통해서 알 수 있다.
도 5 내지 8은 이온 주입된 종의 각종 농도 프로파일을 도시한다. 도 5 및 도 5은 이온 주입된 도펀트 종으로 비소(As)를, 도 7은 이온 주입된 도펀트 종으로서 인(P)을, 도 8은 이온 주입된 도펀트 종으로서 붕소(B)를 보여주고 있다. 그래프는 단지 예증적이다. 각각의 그래프의 경우, 그래프 상에 나타나는 범례는 사용된 이온 주입 조건을 나타낸다. 각각의 범례에 대해 다음의 정보가 제공된다. 이온 주입 에너지(Kev), 이온 주입 도우즈(예를 들어 1 ×1014atoms/㎠, 1e14로서 기재), 산화물 두께(o, 옹스트롱), 기울기(t, 각도), 비틀림(r, 각도)의 정보가 제공된다.
어떤 예시의 실시예에서, 테스트 웨이퍼의 시트 저항을 측정하기 위해 공정에 대해서, 산화물 막은 도 9에서와 같이 기판으로부터 제거될 수 있다. 이제 기판(2)의 상부 표면(4)이 노출된다. 노출된 상부 표면(4)에서 측정된 시트 저항은 각종 예시의 실시예에서 약 1 ㏀/㎠ 내지 약 3 ㏀/㎠의 범위 내에 놓여 있을 수 있으나, 다른 예시의 실시예에서 디바이스 요건에 의해서 결정된 바와 같이 특정의 이온 주입 및 어닐 조건에 따라 가변 가능하다. 양호한 실시예에서 시트 저항은 약 3 ㏀/㎠이하일 것이다. 시트 저항의 측정은 차후 공정에 대한 이온 주입 조건 및 어닐링 조건을 결정하는 데 있어 유용하다.
도 10은 본 발명의 극히 얕은 접합 도핑 영역이 사용될 수 있는 예시의 구조를 도시하는 단면도이다. 도 10은 기판(40)내에 형성된 게이트(43), 게이트 산화물(41), 채널 영역(57), 소스/드레인 영역(53A,53B)을 포함하는 트랜지스터의 단면도이다. 본 발명의 공정은 채널 영역(57)과 소스/드레인 영역(53A,53B) 사이에 포함되는 소스-드레인 확장 영역(55)을 형성하기 위해 사용될 수 있다. 수 개의 스페이서(47)가 제공된다. 소스-드레인 확장 영역(55)은 스페이서(47)를 부가하기 전에 순차적으로 형성됨을 이해하여야 한다. 그러므로, 게이트(43)를 따라 측벽 유전체를 형성하고 표면(50)을 따라 연장하는 측방향 구성 요소를 포함하는 산화물 또는 다른 유전체 막(45)은 본 발명에 따라 소스-드레인 확장 영역(55)이 형성될 수 있는 유전체 막을 구성할 수 있다.
도 10에 도시한 구조가 단지 예시의 목적으로 제공된다. 본 발명의 공정에 따라 형성된 극히 얕은 접합 도핑 영역은 고성능의 신뢰할 수 있는 극히 얕은 도핑 영역을 필요로 하는 각종 응용에서 사용 가능하다. 예를 들면, 도 10에 도시한 트랜지스터 구조와 관련하여, 이온 주입된 농도 프로파일 때문에 저 열처리량이 유지될 수 있다. 본 발명의 공정에 따라 소스-드레인 확장 영역(55)을 형성하기 위한 전용의 어닐링 공정은 도 3과 관련하여 기술된 바와 같이 이온 주입된 종의 확산이공정 순서로 나중에 실행될 수 있는 후속 고온 공정 동안에 일어날 수 있다. 이러한 고온 공정의 일례는 소스/드레인 영역(53A,53B)을 형성한 다음에 통상 행해진 활성화 어닐링일 수 있다. 본 발명의 또 다른 이점은 적은 이온 주입 도우즈를 필요로 한다는 것이다. 이는 어닐링 동작 중에 수정될 수 없는 결함 클러스터의 형성을 방지한다.
전술한 본 발명의 예시의 실시예의 설명은 본 발명의 개념의 주 포인트를 설명하고 기술하기 위한 목적으로 제공되었다. 그러나, 본 발명은 이러한 실시예에 한정되지는 않는다. 예를 들면, 다른 이온 종이 본 발명의 공정에 따라 이온 주입될 수 있다. 이와는 달리, 본 발명의 공정에 따라 형성된 얕은 접합 도핑 영역은 각종의 다른 응용에 대해서 사용 가능하다. 예를 들면, 형성된 얕은 접합 도핑 영역은 도 10에 도시한 바와 같이 소스/드레인 영역(53A,53B)을 형성하기 위해 사용될 수 있다.
비록 어떤 특정 실시예와 관련하여 설명되고 기술되었지만, 본 발명은 이에 한정되지는 않으며, 오히려 본 발명의 범위 및 사상을 일탈하지 않는 각종 변형이 행해질 수 있다.
본 발명의 공정에 따라 형성된 극히 얕은 접합 도핑 영역은 고성능의 신뢰할 수 있는 극히 얕은 도핑 영역을 필요로 하는 각종 응용에서 사용 가능하다.
본 발명의 공정은 적은 이온 주입 도우즈를 필요로 한다는 것이다. 이는 어닐링 동작 중에 수정될수 없는 결함 클러스터의 형성을 방지한다.

Claims (20)

  1. 실리콘 기판내에서 극히 얕은 접합 도펀트 프로파일(ultra-shallow junction dopant profile)을 형성하기 위한 공정으로,
    (a) 상부 표면을 가진 실리콘 기판을 제공하는 단계와,
    (b) 상기 실리콘 기판의 상부 표면에 유전체 막을 형성하는 단계-상기 유전체 막은 상부면과 상기 실리콘 기판의 상부 표면과 계면을 형성하는 하부면을 가진다-와,
    (c) 소정양의 이온 종(a population of an ionic species)을 상기 유전체 막과 상기 실리콘 기판내로 이온 주입하는 단계-상기 이온 종은 상기 유전체 막내에서 상기 상부면 보다 상기 계면에 보다 근접한 곳에서 피크 농도를 가진다-
    를 포함하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  2. 제 1 항에 있어서,
    어닐링 단계(d)를 더 포함하되, 상기 어닐링 동안 상기 피크 농도가 상기 계면에 근접하여 이동되고, 상기 소정양의 이온 종중 적어도 일부가 상기 유전체 막에서 상기 실리콘판으로 확산하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  3. 제 1 항에 있어서,
    어닐링 단계(d)를 더 포함하되, 상기 어닐링 동안 상기 피크 농도가 실질적으로 상기 계면으로 이동되고 상기 소정양의 이온 종중 적어도 일부가 상기 유전체 막에서 상기 실리콘 기판으로 확산하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  4. 제 1 항에 있어서,
    상기 단계 (c)는 비소를 이온 주입하는 것을 포함하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  5. 제 1 항에 있어서,
    상기 단계 (c)는 인을 이온 주입하는 것을 포함하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  6. 제 1 항에 있어서,
    상기 단계 (c)는 붕소를 이온 주입하는 것을 포함하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  7. 제 1 항에 있어서,
    어닐링 단계(d)를 더 포함하되, 상기 어닐링 동안 상기 소정양의 이온 종중 적어도 일부가 상기 유전체 막으로부터 상기 실리콘 기판으로 확산하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  8. 제 1 항에 있어서,
    어닐링 단계(d)를 더 포함하되, 상기 어닐링 동안 상기 피크 농도가 상기 계면에 근접하여 이동되는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  9. 제 1 항에 있어서,
    상기 (c) 단계는 1 ×1011atoms/㎠ 내지 1 ×1016atoms/㎠ 범위의 이온 주입 도우즈와 10 keV 이하의 이온 주입 에너지를 포함하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  10. 제 2 항에 있어서,
    상기 유전체 막을 제거하는 단계 (e)를 더 포함함으로써, 상기 실리콘 기판의 상기 상부 표면이 노출되고, 상기 실리콘 기판의 상기 상부 표면은 약 3 ㏀/㎠ 이하의 시트 저항을 갖는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  11. 제 2 항에 있어서,
    상기 단계 (d)는 900 내지 1050 ℃ 범위내의 온도로 어닐링 하는 것을 포함하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  12. 제 2 항에 있어서,
    상기 단계 (d)는 5 내지 15초의 시간 동안 급속 열처리 어닐링(RTA)을 이용하여 어닐링 하는 것을 포함하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  13. 제 1 항에 있어서,
    상기 단계 (b)는 열적 산화물 막을 형성하는 것을 포함하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  14. 제 1 항에 있어서,
    상기 단계 (b)는 TEOS(테트라에틸실리케이트) 화학 기상 증착 공정을 이용하여 실리콘 이산화물 막을 형성하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  15. 제 1 항에 있어서,
    상기 단계 (b)는 상기 실리콘 기판상에 실리콘 질화물 막을 증착하는 것을 포함하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  16. 제 1 항에 있어서,
    상기 단계 (b)는 200 옹스트롱 이하의 두께를 가진 유전체 막을 형성하는 것을 포함하는 극히 얕은 접합 도펀트 프로파일 형성 공정.
  17. 제 2 항에서와 같은 공정에 따라 형성된 반도체 디바이스.
  18. 상부 표면을 가진 실리콘 기판과,
    상기 실리콘 기판의 상부 표면 위에 형성된 유전체 막-상기 유전체 막은 상부 면과 상기 실리콘 기판의 상부 표면과의 계면을 형성하는 하부면을 가진다-과,
    상기 유전체 막내에서 상기 유전체 막의 상부면 보다 상기 계면에 보다 근접한 곳에서 피크 농도를 갖는 소정양의 도펀트 종(a population of dopant species)-상기 소정양의 도펀트 종중 적어도 일부는 상기 실리콘 기판내에 배치된다-
    를 포함하는 반도체 디바이스.
  19. 상부 표면을 가진 실리콘 기판내에 형성된 트랜지스터 디바이스의 소스-드레인 확장 영역으로서,
    상기 실리콘 기판의 상부 표면 위에 형성된 유전체 막-상기 유전체 막은 상부면과 상기 실리콘 기판의 상부 표면과의 계면을 형성하는 하부면을 가진다-과,
    상기 유전체 막내에서 상기 유전체 막의 상부면 보다 상기 계면에 보다 근접한 곳에서 피크 농도를 갖는 소정양의 도펀트 종(a population of dopant species)-상기 소정양의 도펀트 종중 적어도 일부는 상기 실리콘 기판내에 배치된다-
    를 포함하는 트랜지스터 디바이스의 소스-드레인 확장 영역.
  20. 제 18 항에 있어서,
    상기 유전체 막은 200 옹스트롱 이하의 두께를 가지는 반도체 디바이스.
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