TW478047B - Ultra-shallow junction dopant layer having a peak concentration within a dielectric layer and process of manufacture - Google Patents

Ultra-shallow junction dopant layer having a peak concentration within a dielectric layer and process of manufacture Download PDF

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TW478047B
TW478047B TW089125738A TW89125738A TW478047B TW 478047 B TW478047 B TW 478047B TW 089125738 A TW089125738 A TW 089125738A TW 89125738 A TW89125738 A TW 89125738A TW 478047 B TW478047 B TW 478047B
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Hiroyuki Akatsu
Omer H Dokumaci
Suryanarayan G Hegde
Yujun Li
Rajesh Rengarajan
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Infineon Technologies Ag
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Description

478047 五、發明說明(l) 發明領 本發明一般係有關半導體積體電路妒置 、 係關於形成於矽基板内之淺n+及“摻拄’尤其,本發明 等摻雜接面之方法。 雜接面及用於形成此 發明背i 在石夕基板内形成超淺p+及n+摻雜區係制% 使用之金屬氧化物半導體(M0S)電晶體==3 T電路内所 中的決定性步驟,降低M0S電晶體之大小=半導體裝置 寸於電晶體之橫向及垂直尺寸。在習知之而要向下標定尺 中,形成M0S電晶體之源極及汲極區之知^尺寸的情況 以閘極長度來標定尺寸。因此,具有 /木度係線性地 淺接面之P+及n+區將需求於現今之半導田氐的片電阻的更 在習知之半導體製造方法中,/接導面體可 隨著諸如快速熱退火(RTA)予以形成,错離子佈植法緊 熟知於向下地達到30 0至4〇〇埃之接面術g之可靠性係 而製造具有小於30。或40。埃之接面深度術中, 之任務係更具挑戰性。尤其,此任務 =J的片電阻 佈植及擴散性質的Ρ型淺摻雜區,決定性j困難於精硼之 劑通道化之控制,熱擴散之降低,及暫J、目包含摻雜 制,尤其在硼及磷的情況中。 ^金化擴散的抑 得以淺區之低片電阻(亦即,具有高 以趨勢=降低離子佈植能量準二 為恒以及在於降低熱預算而不 心丰位約 熱退火及尖釘退火之摻雜劑激活準位劣彳b稭導入快速
478047 五、發明說明(2) 習知之標定尺寸係預期呈困難於3〇〇至4〇〇埃接面深度以 下,尤其用於p+接面。在製作高電流低能量離子佈植束中 之技術困難性可藉使用電漿摻雜法(替換性地稱為電漿液 浸離子佈植)予以減輕,避免全部地佈植之替換性方法亦 已考慮到,此等方法之實例包含快速熱氣相摻雜,氣體浸 入雷射摻雜,及諸如從BSG(硼矽酸鹽玻璃),PSG(磷矽玻 璃),或ASG(砷矽玻璃)膜之固態熱擴散),所有該等方法 將面對一或更多製造能力之問題。 用於生產具有淺接面之摻雜區的另一方法包含外擴散自 化:。根據此方法’在石夕之頂部上的薄氧化物係 佈植有问劑里之硼或磷以便限定摻雜劑於氧化物之内. 接著之RTA步驟的期間,驅入該摻雜劑於矽内,此方法依 賴氧化物中之高濃度的硼或碰 据 Q.n ^ ^ a W而棱供足夠之摻雜劑擴散穿
Sl〇2"面及進入矽内’因此,若因現有離子佈植設 備之限制及能力時,此方法僅者 ^ 7| , 左惶貝用於結合比1 0 0埃更薄之 氧化物來使用,所需之高劑量丨合 辱 ^ + N里則會產生缺陷於矽基板内。 近來對於使此方法最適化之+ h 土极門 度接近該氧化物之頂部表面= = 雜^峰濃 於石夕内。㈣缺陷會留在石夕内免劑:而產生缺陷 法之後。近來使用此技術之纟兀成隨後之退火方 .,» 止圖亦文到限制,因A # I # 有佈植之物種必須佈植於氣仆榀& U為成千所 从仏 &化物内而非下方矽之内以僻& 缺陷之問題。結果,在退〇 卜万7之内以避免 的物種會源自氧化物膜之内=政進入石夕内之所有佈植 度接近氧化物膜之頂部表面,佈植之物種的尖導濃 故退火方法必為耗時之方法
第8頁 五、發明說明(3) 人:Π ί之物種從接近於氧化物膜之上方表面擴散進 阻,紗曰、,地,將需要高的劑量來取得適當低之片電 基板ΐ。4 一高的劑量並非企望的,因為會造成缺陷於矽 广種用於製造該結構之方法, 用降低的退火時間%夂2適當低的片電阻’該方法應使 有相對鹿π柄+ ^牛低的劑量,或降低的退火時間及具 造出_:丄有:時間的降低劑量兩者。所需要的是製 八有起次接面深度且係實質地無缺陷之摻雜區。 盔々々 曼 包含其目#,本發明提供-種 =企圖所形成:;::::!::口:峰1:習知 法係提供利用比習知佈植 面。-種佈植方 相同片電阻為目標,相+1 At f$及更低劑量以製造 度設置更接近於矽_介電曰r"八此里的佈植方法會造成尖峰濃 劑物種於介面之附近區會防;丨’降低之佈植劑量及掺雜 無法藉隨後之退火方法修正 =^排裱及其他缺陷叢等 本發明之方法製造一種呈有ί導入於矽内。 之結構且該換雜劑尖峰遭度比口:m度於介電質中 矽-介電質介面,言亥方法包含电膜九上方表面更接近於 過介電膜且直接地進入於下声シ右干摻雜劑物種穿 物種已在矽中,及尖峰濃度“:二:為若干所佈植之 田地接近於矽〜介電質介 478047 五、發明說明(4) = = = = =驅入所佈植之摻雜劑物種之 之十分低的片^產生在该石夕内所形成之超淺接面摻雜區 ir 5 1 : 2 :干佈植之摻雜劑物種於矽内之外,㉟火方法 亦可移動佈植之物種的尖峰濃 法 之退火日丰Η,方▲)大竿/辰度更接近於界面而使用降低 ★疮.1,產生之超淺接面摻雜結構包含高摻雜劑物籀 濃度,足夠低的片電阻及實質地無缺陷 上:二 面附近區之尖峰濃度…摻雜區特別地有用::::表 /而Λ 獲付應用於需要具有適當低之片電阻之^ 接面的其他淺接面區之中,因為降低之退 二之:、 當:二片電阻所需的更低劑量,故該方法係可:諸制士適
明二ΐ的是’上文之大致說明之下文之詳細說明::夢 月之代表例而非限制例。 ’、本I 本^明§結合附圖閱讀時,會更理解自下文之一 明。欲強調的是,根據一般之實 Q 、、、田况 並非成比例的,相反地,該等不同之;同/卜貌 擴大或縮小以用於清楚性,”二卜=尺寸係隨意地 圖·· 走r °玄專圖式中所包含的係下列諸 剖面視圖,顯示形成在嶋上之介電膜· 圖2係橫剖面視圖,顯示圖i中 槐思胰, 之佈植之後; 斤不之、、ό構在根據本發明 圖圖3係圖2中所示結構在該結構已退火之後的橫剖面視 H/6U4/ 五、發明說明(5) f4係圖形’顯示所佈植之物種在退火之前及之後 度輪廓; 夂 ,5至8係圖形’顯示不同之佈植物種及利用 條件的濃度輪廓; I ’ 顯不所你姑》V仏炫、1> i Α T7 、 -後的濃 同之佈植 板 圖9係橫剖面視圖,顯示在已去除介電膜後之佈植的基 曰】1二、ΐ有根據本發明所形成之源極-汲極延長 日日體的橫剖面視圖;以及 圖11係圖形’顯示根據習知技術所佈植物種 區之電 廓 之濃度輪 詳細說明 度5 i:::於错故意地限定佈植之摻雜劑物種的尖峰濃 度於基板上所形成之介電(氧化物)層 二峰艰 形成日卑Ϊ:二 介面而形成摻雜區於基板内一 t成日守’该摻雜區包含可小於議至4G $ J。低劑量低能量佈植係使用雜::=深 物㈣佈植穿過介電層且直接地進:…植之 泸2 =之退火過程係使用來造成額外佈植之物種從八命a 擴散進入基板β,此退火過程亦 =種k介電層 尖峰濃度更接近石夕介電質介 斤:=雜劑物 直接地佈植進入基板内,且因為 2為右干佈植之物種 密接於介面附近區,故可唯持低 植之物種的尖峰濃度 散物種之更短擴散路此提供用於擴 劑量佈植物及佈植於石夕介電質介 ,劑量能使用,低 面附近區之尖峰濃度的使 第II頁 五、發明說明(6) 用:Jΐ隨後之退火予以去除的缺陷結構。 說二二形L:其,,發明之細節可… 备視圖。; 土板2之頂部表面4上之介電膜θ的橫剖 發f二產施例申,基板2係諸如一般使用於半導 8 的Λ晶圓的石夕基板,介電膜6具有上方表面 厚度7,而在較佳〜心包亦具有可小於20 0埃之 電膜6可為氧::;;=: = f50埃之範圍内,介 術中之適當習知機制所形成之介電膜、他由有用於本項技 含有熱氧化法,氮化矽膜f:二電f此形成方法之實例 用TEOS(正矽酸四乙,之化干氟相沈積法(CVD),及利 在代表性之;施乙:中)處= 矽閘極上之側壁氧化物=、p為幵y成电晶體之多晶 6橫向地延伸自閘極姓構,·、、氧化物膜的表面組件,介電膜 獏6之橫向延伸的下方 源極—汲極延伸區可形成於介電 介電膜6稱為氧化物膜,性實施例中, 或其他代表性實施Μ之^里#解_到该介電膜6可為氮化物 之=二所在冓已根據本發明方法所佈植 佈植之離子性摻雜劑物種佈;:::利用坤,輪作為 Μ之能量的佈;= 使用範㈣至1。 範圍自1 X 1 0"至1 x i 〇le原 佳貝^例中,佈植物劑量可 在執行退火過程之後以產平ft分。佈植方法將選擇 低於3 κ Ω /cm2的片電阻。在 五、發明說明(7) ===之:=。可利用分別相對於將佈植之 中以及亦在石夕基板2中。應佈植日物種存在於氧化物膜6 物種之存在的+符號僅係意圖::::使用於指示摻雜劑 是P型及η型摻雜劑物種 可表攄陡。因此,應理解的 圖2顯示所佈植物祀。 根明予以佈植。 之内且位於比起氧化物膜6之上=係形成於㊄化物膜6 6與基板2之頂部表面4間 =8更接近之氧化物膜 f可為70埃之代表性實施例中,=方化物膜6之厚 濃度13的深度U可為5〇埃 在上方表面8下方之尖峰 濃度13係配置於比根據習知技=於尖峰 石夕基板2的頂邻矣&」 斤使用之技術更接近於 藉隨後 於所佈植之結構内。 衣,、他缺卩曰叢並不會形成 圖3係橫剖面視圖, - 程來驅入所佈植之物種不圖中所示結構在已利用退火過 4與氧化物膜6 峰濃度13更接近於頂部表面 置於比圖2中所示之成處/面。可發現到尖峰濃度13,配 處;可進一牛地太峰濃度13更接近於介面之深度11, 2中所示更大'平〜:見到在基板内所佈植物種1 0之濃度比圖 化,但在代声卜4杏句之接面深度1 5將根據裝置要件而變 於可製造此= 糊埃。本發明之觀點在 在代表!·生只施例中,退火過程可包含快速熱退火 第13頁 五、發明說明(8) ® 1 5 ^15 f ^ ^ ^ ^ 9 0 0 ^ 1 0 5 0 t 且亦可使用習知之爐退火過程。如”間及溫度 :,當測量”基板之暴露表面 氧,物獅且進人基板2之内。在數擴散自 用ϊ ::其他周遭之氣體於退火過程之期。例中了使 很據另一代表性實施例,如上述,詨 夠濃度之所佈植的物種進入基板2内以Λ ::可驅入足 阻而無需較佳地驅入尖聲濃度13更 生適=之片電 物則之間的介面。此現象會根據更某接 而發生。 一即植之物種的特徵 圖4係圖形’顯示圖2及3中所示之佑 濃度輪靡。氧化物(介電)膜6 圖^劑物種之 之曲線18,其顯示所佈植物種之=二;4 = 具有尾部20,該尾部2〇指示直接佈植 植之曲 氧化物膜6的物種。藉所佈植之曲線18所示石及穿過 輪靡的尖峰濃度13係比其到氧化物膜6的佈植,漠度 更接近於氧化物-矽介面(距離χ,)。 、 Χ ) 導致所佈植物種擴散之退火過程會造 之調整的輪廓於氧化物-矽結構内,此調整斤佈:直物種濃度 藉調整之曲線1 8,所顯示,可發現到费女旦、辰又兩廓係 劑物種現包含於石…而藉調整之曲所佈植摻雜 叮不之调整的 4/8047 五、發明說明(9) :ί ::-步地延長進入梦基板的深度,所 間會擴散在氧化物、^化人物/6 =所佈植物種在退火過程期 發現到在退火之後所蚀1 於石夕内。進一步地,可 整t 1 V f所佈植物種濃度輪廓的尖峰濃度13,(調 二:f佈植之曲線18所示之佈植的尖峰濃度13 曰更接近於乳化物〜矽介面。 f ί 示本發明與圖11中所示之根據習知技術所 出下列,習知技術(圖⑴中所示之佈 方法時## Λ ΐ又輪廓之尖峰濃度33比起當應用本發明之 Π離;接近於☆電(氧化物)膜之頂部(距離卜X) ^ 1 ^ 一石夕介面(距離X },因此,為取得如圖11之 :退火m的退火結構之濃度輪廓,使用比本發明 法中更咼的熱預算之退火方法(亦即,更長的時 :的片:的溫度’s戈兩者皆是)係必要以產生會造成適當 之摻:劑滚度於石夕基板中。替換性地,將需 内的佈j υ ί二有二大濃度之所佈植摻雜劑物種於矽 取得之摻雜;、:;:』而可藉比較而發現到藉本發明所 雜U比圖11之調整的曲線36的摻雜劑漠度更 ^成了降低之片電阻而維持無缺陷之摻雜矽區。 砷(As)至』Ϊ示所佈f物種之不同的濃度輪廓’圖5及6顯示 以及圖二 佈 圖7顯Μ⑺當作所佈植物種, 表例W^(B)當作所佈植物種,該等圖形僅意圖為代 件,對於以:士;Γ係指示各圖形所使用之佈植條 丁於各况明而供了下列資訊:佈植能量(kev), 478047 五、發明說明(10) _ :=(例如lx 1014原子/平方公分,寫為le⑷,氧化 物厗度(〇,埃),傾斜(t,度),以及扭轉(r,度 例如,在若干代表性實施例及用以測 ^ ;=;2之頂部表面4。當在暴露之頂部表面4上測量 ,该片電阻可在不同之代表性實施例中 :二 仏至大約3 ΚΩ/W的範圍内實Κ Ω 定佈植及退火條件而定 ί::::及退火條件以用於將後之處”,“阻之測 換r:係橫剖面視圖’11示其中可使用本發明之超淺接面 ;'體包含_,閘極=二;= 31源極/汲極區53Α及53β,本發明之方法可利成用在基 極極/沒極區53ΑΑ53β間的源極-沒 ^ ^ 00 —5置右干間隔物47,應理解的是,源極一、及 =㈣5係依序地在間隔物47添加之前形成,因::;及 ^者閘極43之側壁介電f及含有沿著表面5()延長之j 明开t ί乳化物或其他介電膜4 5可建構出透過其可根據i發 形成之源極-汲極延長區5 5的介電膜。 發 圖1 〇中所示結構僅係提供用於實 ΐ ΐ:r成之超淺接面摻雜區可使用於其中需要高性i明 罪的超淺…之不同的應用巾。本發明之另-優;係 第16頁 五、發明說明(11) =明二吏=;程ί容易,例如就圖10中所示之電晶體 據本發濃度輪廓,可維持更低的熱預算。根 或許並不需要,因為如社入图 寻用的退火方法 可發生於處理Μ床IU 口圖所不之所佈植物種的擴散 、,理順序中稍後執行之接著的高
間,此一鬲溫過程之膏例可Α血荆αU 5 3 Α及5 3 R的π # 、 執行於源極/汲極區 及53Β的形成之後的激活退火。 需之更低的佈植劑*,此將防止無i!憂點係所 之缺陷叢的形成。 术作功間修正 本發明之代表性實施例的上 明本發明觀冬之主I料,,扎°兄明已壬現用以描繪及說 例,例如其二iim本發明並未受限於該等實施 , . 子物種可根據本發明方法予以佈植。同檨 之應用,例如戶“:雜區可使用於種種其他 中所干之、7^/ Λ 摻雜區可使用來形成如圖1 〇 Τ所不之源極/汲極區5 3 a及5 3 Β。 二=若干特定的實施例描繪及說明於上文中,作本 意圖受限於所示之細節,而是種種修正:可= 於申明專利乾圍之蓉对的益田夫 μ 成4 離本發明之精神。 #及範圍内的細節中而不會背 478047 圖式簡單說明
第18頁

Claims (1)

  1. 478047 _案號89125738_年月日__ 六、申請專利範圍 火,在該步驟(d)之期間,至少若干該等離子性物種之群 數從該介電膜擴散進入該矽基板之内。 8 . 如申請專利範圍第1項之方法,尚包含步驟(d)之退 火,在該步驟(d)之期間,該尖峰濃度移動更接近於該介 面。 9. 如申請專利範圍第1項之方法,其中該步驟(c)包含 範圍自1 X 1 011原子/平方公分至1 X 1 016原子/平方公分之佈 植劑量,以及小於1 0 k e V之佈植能量。 10. 如申請專利範圍第2項之方法,尚包含步驟(e )之去 除該介電膜,藉此暴露該矽基板之該頂部表面,且其中該 石夕基板之該頂部表面具有小於3 Κ Ω / c m2的片電阻。 11. 如申請專利範圍第2項之方法,其中該步驟(d )包含 退火於900至1050 °C範圍内之溫度處。 12. 如申請專利範圍第2項之方法,其中該步驟(d )包含 利用範圍自5至1 5秒之快速熱退火(RT A )過程的退火法。 13. 如申請專利範圍第1項之方法,其中該步驟(b)包含 形成熱氧化物膜。 14. 如申請專利範圍第1項之方法,其中該步驟(b )包含 利用TEOS (正矽酸四乙酯)化學氣相沈積法來形成二氧化矽 膜。 15. 如申請專利範圍第1項之方法,其中該步驟(b )包含 沈積氮化矽膜於該矽基板之上。 16. 如申請專利範圍第1項之方法,其中該步驟(b)包含 形成具有厚度小於2 0 0埃之介電膜。
    O:\67\67699.ptc 第20頁 478047 案號 89125738 年 月 曰 修正 包含 j 板之 a夕基 有尖 面, 基板 其源 ,該 板之 $夕基 有尖 介面 矽基 17項 » 17項 膜。 17項 々、申請專利範圍 17. 一種半導體裝置, 石夕基板,具有頂部表面 介電膜,形成在該矽基 上方表面及產生介面於該 以及 群數之摻雜劑物種,具 該上方表面更接近於該介 等摻雜劑物種配置於該矽 18. 一種電晶體裝置, 有頂部表面的石夕基板之内 介電膜,形成於該矽基 上方表面及產生介面於該 以及 群數之摻雜劑物種,具 比該上方表面更接近於該 該等摻雜劑物種配置於該 19. 如申請專利範圍第 膜具有小於200埃之厚度< 2 0. 如申請專利範圍第 膜包含熱成長之二氧化矽 2 1. 如申請專利範圍第 雜劑物種包含神。 22. 如申請專利範圍第 雜劑物種包含硼及磷之一 頂部表面上,該介電膜具有 板之頂部表面的下方表面; 峰濃度於該介電膜之内且比 其中至少若干之該群數的該 之内。 極-汲極延長區係形成於具 源極/汲極延長區包含: 頂部表面上,該介電膜具有 板之頂部表面的下方表面; 峰濃度於該介電膜之内,且 ,其中至少若干之該群數的 板之内。 之半導體裝置,其中該介電 之半導體裝置,其中該介電 之半導體裝置,其中該等摻 17項之半導體裝置,其中該等摻
    O:\67\67699.ptc 第21頁 478047 案號89125738 年月日 修正
    O:\67\67699.ptc 第22頁
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100803770B1 (ko) 2000-03-07 2008-02-15 에이에스엠 인터내셔널 엔.브이. 구배(graded)박막
US7419903B2 (en) * 2000-03-07 2008-09-02 Asm International N.V. Thin films
US7563715B2 (en) 2005-12-05 2009-07-21 Asm International N.V. Method of producing thin films
US9139906B2 (en) 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
US6514843B2 (en) * 2001-04-27 2003-02-04 International Business Machines Corporation Method of enhanced oxidation of MOS transistor gate corners
US6960537B2 (en) 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film
EP1808885A1 (en) * 2002-06-26 2007-07-18 Semequip, Inc. A semiconductor device and method of fabricating a semiconductor device
CN101055838B (zh) 2002-06-26 2011-12-14 山米奎普公司 一种制造一半导体器件的方法
US6955986B2 (en) 2003-03-27 2005-10-18 Asm International N.V. Atomic layer deposition methods for forming a multi-layer adhesion-barrier layer for integrated circuits
JP2004363443A (ja) * 2003-06-06 2004-12-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US7122408B2 (en) 2003-06-16 2006-10-17 Micron Technology, Inc. Photodiode with ultra-shallow junction for high quantum efficiency CMOS image sensor and method of formation
US6812105B1 (en) 2003-07-16 2004-11-02 International Business Machines Corporation Ultra-thin channel device with raised source and drain and solid source extension doping
US6914303B2 (en) * 2003-08-28 2005-07-05 International Business Machines Corporation Ultra thin channel MOSFET
US7037815B2 (en) * 2004-06-29 2006-05-02 United Microelectronics Corp. Method for forming an ultra-shallow junction in a semiconductor substrate using a nuclear stopping layer
DE102004036220B4 (de) * 2004-07-26 2009-04-02 Jürgen H. Werner Verfahren zur Laserdotierung von Festkörpern mit einem linienfokussierten Laserstrahl
KR101455564B1 (ko) 2005-12-09 2014-10-27 세미이큅, 인코포레이티드 탄소 클러스터의 주입에 의한 반도체 디바이스의 제조를 위한 시스템 및 방법
KR100806139B1 (ko) * 2005-12-28 2008-02-22 주식회사 하이닉스반도체 플라즈마도핑을 이용한 반도체소자의 제조 방법
JP2010506408A (ja) 2006-10-05 2010-02-25 エーエスエム アメリカ インコーポレイテッド 金属シリケート膜のald
US7919402B2 (en) 2006-12-06 2011-04-05 Semequip, Inc. Cluster ion implantation for defect engineering
US8557702B2 (en) 2009-02-02 2013-10-15 Asm America, Inc. Plasma-enhanced atomic layers deposition of conductive material over dielectric layers
KR20120110193A (ko) * 2011-03-29 2012-10-10 삼성전자주식회사 불순물 도핑 방법 및 이를 이용한 씨모스 이미지 센서의 제조 방법
CN103871814A (zh) * 2012-12-14 2014-06-18 中国科学院微电子研究所 一种半导体超浅结的制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4826179B1 (zh) * 1968-09-30 1973-08-07
US4369072A (en) * 1981-01-22 1983-01-18 International Business Machines Corp. Method for forming IGFET devices having improved drain voltage characteristics
JPH0734477B2 (ja) * 1990-05-28 1995-04-12 株式会社東芝 半導体装置の製造方法
JP3035996B2 (ja) * 1990-06-29 2000-04-24 ソニー株式会社 Mis型半導体装置の製造方法
WO1993013549A1 (en) * 1991-12-20 1993-07-08 Vlsi Technology, Inc. Integrated circuit contact barrier formation with ion implant
JPH07161978A (ja) * 1993-12-07 1995-06-23 Sony Corp 埋め込みチャネル型mosトランジスタおよびその製造方法
US5401674A (en) * 1994-06-10 1995-03-28 Advanced Micro Devices Germanium implant for use with ultra-shallow junctions
US5882961A (en) * 1995-09-11 1999-03-16 Motorola, Inc. Method of manufacturing semiconductor device with reduced charge trapping
JPH0992827A (ja) * 1995-09-27 1997-04-04 Sony Corp 半導体装置の製造方法
US5702986A (en) * 1995-12-05 1997-12-30 Micron Technology, Inc. Low-stress method of fabricating field-effect transistors having silicon nitride spacers on gate electrode edges
US5918140A (en) * 1997-06-16 1999-06-29 The Regents Of The University Of California Deposition of dopant impurities and pulsed energy drive-in
US6121120A (en) * 1997-08-07 2000-09-19 Nec Corporation Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer
JPH1197439A (ja) * 1997-09-17 1999-04-09 Toshiba Corp 半導体装置及びその製造方法
US5937303A (en) * 1997-10-29 1999-08-10 Advanced Micro Devices High dielectric constant gate dielectric integrated with nitrogenated gate electrode
US6074937A (en) * 1997-12-18 2000-06-13 Advanced Micro Devices, Inc. End-of-range damage suppression for ultra-shallow junction formation

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Publication number Publication date
KR20010062106A (ko) 2001-07-07
US6387782B2 (en) 2002-05-14
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